近日，西安电子科技大学郝跃院士团队刘艳教授和罗拯东副教授在超陡垂直晶体管器件研究方面取得重要进展，相关研究成果以“Steep-Slope Vertical-Transport Transistors Built from sub-5 nm Thin van der Waals Heterostructures”为题发表于《自然•通讯》。该工作报道一种新型晶体管器件技术，将电阻阈值开关与垂直晶体管进行集成，实现了兼具超陡亚阈值摆幅与高集成密度潜力的垂直沟道晶体管，电流开关比超过8个数量级且室温亚60mV/dec电流范围超过6个数量级，为后摩尔时代高性能晶体管技术提供了一种新的器件方案。

随着集成电路制造工艺下探亚5纳米技术节点，传统的晶体管尺寸微缩路线无法像过去一样使能“器件-芯片”性能提升与成本控制。在此背景下，学术界与工业界近年来提出多种创新器件技术，以期克服常规MOSFET的技术局限。其中，三星、IBM、欧洲微电子中心（IMEC）等国际研发机构推出了垂直输运场效应晶体管（vertical-transport field-effect transistor, VTFET）器件技术。通过将电流方向从传统MOSFET的平面方向转换为垂直方向，该器件结构有望在芯片上垂直构造晶体管，从而大幅降低器件占有空间，提高集成密度。

受此启发，西电研究团队采用超薄二维异质结构造VTFET半导体沟道并与电阻阈值开关（TS）垂直集成，实现超陡垂直晶体管（TS-VTFET）。这一器件技术借助超薄二维半导体出色的静电调控，大幅提升器件栅控能力；同时，借助电阻阈值开关的电压控制“绝缘-导电”相变特性，该器件的室温亚阈值摆幅达到1.52mV/dec，远低于常规MOSFET室温亚阈值摆幅高于60mV/dec的理论极限。此外，在发表的概念验证工作中，研究团队制备的超陡垂直晶体管表现出强大性能，包括电流开关比高于8个数量级、亚60mV/dec电流区间超过6个数量级、漏电流小于10fA等，为后摩尔时代高性能低功耗晶体管技术提供了一种新的方案。