头条 基于FPGA的视频处理硬件平台设计与实现 为了满足机载显示器画面显示多元化的要求，提出了一种基于FPGA的视频转换与叠加技术，该技术以FPGA为核心，搭配解码电路及信号转换电路等外围电路，可实现XGA与PAL模拟视频信号转换为RGB数字视频信号，并且与数字图像信号叠加显示，具有很强的通用性和灵活性。实验结果表明，视频转换与叠加技术能够满足机载显示器画面显示的稳定可靠、高度集成等要求，具备较高的应用价值。 最新资讯 基于FPGA同步时钟测量系统的研究及实现 为精确地测量煤矿探水雷达的发射机与接收机之间同步时钟信号的时间差，设计和实现了基于FPGA的高精度同步时钟信号时间差测量系统。提出了一种利用脉冲计数法和量化延时法相结合的精密测量新方法，最高分辨率为200 ps。测试和实验结果表明，该系统能够精确地测量同步时钟信号的时间差，并能让时间差在LCD上显示，进行存储和在上位机上绘制曲线，该系统对同步时钟信号的时间差进行矫正起了很大的作用，已经用于煤矿探水雷达同步时钟信号的测量中。 发表于：10/20/2015 4模集合余数系统比例变换 数值缩放(scaling)和奇偶检测等的高效VLSI实现已经成为剩余数系统(RNS)研究的瓶颈问题。该文基于4模集合{2n，22n+1，2n+1，2n-1}，在新中国余数定理的基础上，提出了该模集合优化的2n比例变换优化算法，并基于VLSI实现其硬件结构。分析结果表明,该2n比例变换的VLSI实现具有更好的面积和功耗特性。 发表于：10/20/2015 Altera与Intrinsic-ID合作，开发世界上最安全的高端FPGA 2015年10月13号，北京——Altera公司(NASDAQ: ALTR)和Intrinsic-ID公司——物理不可克隆功能(“PUF”)技术的领先供应商，宣布双方在Altera Stratix® 10 FPGA和SoC高级安全解决方案集成上展开合作。基于PUF的密钥存储是目前很多国防和基础设施应用的新需求，要求安全的捆绑软件和硬件功能，防止系统被克隆。Intrinsic-ID的PUF技术集成在Stratix 10 FPGA和SoC中，极大的增强了器件的安全特性，满足了系统中使用的所有元器件日益增长的安全需求。 发表于：10/19/2015 视频阵列处理器数据加载电路的设计与实现 随着多种视频编解码标准和视频算法的提出，视频处理器高效性和灵活性显得更为重要。针对视频阵列处理器中数据加载速率与阵列处理单元处理不匹配的问题，通过对视频编解码标准算法的分析，深度挖掘数据访存冗余和传输的特点，在可编程可重构体系结构下，设计了支持灌入和Cache两种工作模式的数据加载电路，并进行了功能仿真和FPGA验证。结果表明，该电路能够满足1 080P视频处理对数据加载的要求，采用Desgin Compiler在SMIC 0.13 ?滋m CMOS工艺标准单元库下综合，频率可达197 MHz。 发表于：10/19/2015 基于FPGA的C/S模式网络硬盘设计与实现 针对目前多数B/S(Browser/Server，浏览器/服务器)模式网络硬盘存在的安全性问题以及文件格式和文件大小受限等问题，提出并实现了一种基于FPGA的C/S（Client/Server，客户端/服务器)模式网络硬盘，分别在用户层、内核层对NFS(Network File System,网络文件系统）服务器、FAT32文件系统进行了设计及改进，并在硬件层设计了硬盘控制器IP核及其所需的驱动程序，最后通过Petalinux操作系统移植到Microblaze中，利用软硬件协同设计的方式在XUPV5_LX110T开发板上验证通过。验证结果表明，该网络硬盘可实现远程文件在线访问及其他基本操作，并且对文件格式、单个文件大小无限制。 发表于：10/15/2015 基于FPGA的数字卷积加减速算法的设计与实现 为了减小计算量，引入了数字卷积采用FPGA硬件编程的方式实现加减速控制算法，提高了算法的稳定性和运算速度；为了减小速度误差和位置误差，在不同情况下采用相应的补偿算法来实现对定点数运算过程中的余数处理；针对数字卷积运算之前产生的余数，在速度序列的末尾添加速度补偿序列来消除余数误差；对于数字卷积运算过程中产生的余数，采用余数累加的方式来减小余数误差。 发表于：10/15/2015 基于轮廓PCA的字母手势识别算法研究 提出了一种改进的手势检测识别算法。首先对采集的手势图像综合运用Krisch算子的背景差分与肤色分割等算法进行预处理，然后根据手势的方向去除胳膊等非目标，截取手型区域。最后对手型图像进行轮廓检测，根据手型轮廓的二值图像进行PCA降维，并与投影降维后的样本计算空间距离，从而进行手势分类。通过此方法可以快速、准确地检测到手型区域，识别手型含义，且具有实时性。 发表于：10/14/2015 2×4 MIMO-OFDM系统中 K-Best检测器的设计与实现 基于贝尔实验室V-BLAST结构构建了2×4 MIMO-OFDM系统模型，并确定了该模型下K-Best算法的K值。之后对K-Best检测器进行了硬件架构设计，采用Xilinx Virtex-5芯片对所设计检测器加以实现，并给出检测器资源消耗和时钟频率等性能指标，最后通过仿真验证检测器正确性。 发表于：10/12/2015 欧盟将无条件批准英特尔收购Altera 路透社今日援引两位知情人士的消息称，欧盟很快将无条件批准英特尔收购Altera交易。英特尔今年6月1日宣布，将以约167亿美元的现金收购可编程逻辑芯片巨头Altera。英特尔此举旨在强化公司的数据中心芯片业务，开发用于汽车、智能手表和其他“物联网”设备芯片。 发表于：10/12/2015 全新VersaClock 6可编程时钟发生器能够提供屡获殊荣的IDT VersaClock 系列产品的最佳的性能 美国加利福尼亚州圣何塞，2015年10月9日 - IDT公司（IDT®）（NASDAQ：IDTI）今天宣布推出VersaClock®6可编程时钟发生器系列，能够针对要求苛刻的高性能应用提供高灵活性和低功耗的时序解决方案。VersaClock®6系列产品具有低于500飞秒（fs）的RMS（均方根）相位抖动，能够提供屡获殊荣的IDT VersaClock 系列产品目前最佳的性能，实现了抖动性能、灵活性和低工作功耗的出众组合。 发表于：10/11/2015 «…180181182183184185186187188189…»
