基于SoC的抗窄带干扰和自适应门限的基带捕获IP设计
2009-03-23
作者：张 帆，田 泽，黄 鹏
摘 要： 在卫星扩频通信中，信号的捕获跟踪模块是整个基带处理SoC设计的核心。本文针对影响基带处理性能的窄带干扰和固定门限无法适应移动信号的快衰落变化这两个突出因素，提出解决方案，给出抑制窄带干扰自适应能量判决门限的滤波和双门限自适应调整PN码捕获的改进IP。采用SoC设计方法使IP快速融合到整个系统并实现了设计的可重用性，并结合ARM公司的Integrator/AP ASIC Development Board实现整个SoC基带处理器的协调工作，验证了设计的正确性和稳健性。
关键词： SoC；窄带干扰抑制；双门限自适应；捕获跟踪；ARM
在GPS接收机基带处理器中，扩频信号的捕获及定位的快速、精确和实时性的需求成为整个处理器的核心，不但是影响接收性能指标和数据解算的重要因素之一，而且指引着基带处理芯片设计的新方向。本文针对影响基带处理性能的窄带干扰和固定捕获门限无法适应移动信道下信号的快衰落和动态变化两个突出问题，基于电路可实现性和算法处理时间开销两方面考虑，提出抑制窄带干扰自适应能量判决门限的频域滤波和双门限自适应调整的PN码捕获模块的IP。采用基于ARM7的SoC设计，通过AMBA总线使CPU快速捕获。最后，结合ARM公司的Integrator/AP ASIC Development Board实现整个SoC基带处理器的协调工作，在加入窄带干扰信号的条件下对测试点进行监测发现，即使在信噪比大幅度变化的情况下，也可以保证多次捕获的时间和失锁概率在一个很小的范围内。
1 系统模型
窄带干扰抑制和双门限自适应调整PN码捕获的系统模型如图1所示，其中IP设计部分为系统的核心，主要由抗窄带干扰滤波电路、去重叠电路、双门限自适应码捕获电路组成。相应的码偏移调整电路、窗口滤波电路、FFT和IFFT电路实现频域变换，使各频域分量收敛速度和电路处理更快。下面详细分析设计中的两个核心部分。
2 基带处理SoC的捕获IP设计
2.1 抗窄带干扰滤波模块
基于BPSK调制的直接序列扩频（DSSS）基带接收系统中主要有时域处理和频域处理两种主要的抗窄带干扰技术。在接收信号中，相对于宽带扩频信号窄带干扰的带宽只占很小的频带，而且具有较高的功率谱密度，只需对窄带干扰严重的部分带宽限幅并保持其相位即可抑制窄带干扰的大部分能量。频域处理各频域分量具有独立收敛性，因此对窄带干扰抑制的效果更优。
因此，基于频域干扰滤波设计的核心是干扰检测门限，根据接收频谱特征动态，设定各个子带的能量判决门限的算法来实现电路[1]。对于窄带干扰信号可以通过多个正弦波之和来模拟[2]，因此一个完整的接收信号可以表示如下：
右边第1项为接收的C/A码调制信号，PC/A为信号的平均功率，C(t)为C/A码序列，fL1为基带接收信号的载频，θ为载波初始相位；模拟的窄带干扰信号为n个叠加。
在图1中1/e(n)，yp(n)，yl(n)为下变频信号和本地码相关后的信号，相关信号经过步长为n的累加积分求和运算得到频域滤波前的能量值
对频域转换后的信号首先进入功率密度运算单元处理，提取各子带的功率密度，并存储到功率密度矢量FIFO中，记为B0，同时输入到能量判决门限模块。能量判决门限单元经过判决器和信道中的窄带干扰的功率密度对比模拟，从而得到矢量的自适应子带能量判决门限，记为AH=k×B0+σ2，对于n个子带也就对应着一个n维的矢量值。因此对于每个子带来说，根据各自的功率谱密度，通过遗忘因子和收敛因子的动态设定，可以得到不再是固定常数的能量判决门限。设计原理如图2所示。
2.2 双门限自适应调整门限模块
伪码的捕获是以本地扩频序列与所接收信号的相位误差在一个码片之内为标准，然而固定门限法在低信噪比下判决的虚警概率很高，对于快变信号的快衰落和动态变化的捕获效果不佳，因此使用动态捕获门限是必要的。
在进入捕获模块之前，信号经过加窗和干扰抑制滤波器后，在FFT边缘的有用信号会失真并且能量损失较多。因此增加两路码片偏移处理,一路延迟1/2码片长，一路超前1/2码片长，原路即时传输。
基于双门限自适应调整的PN码捕获实现方法，由前后两个积分器采用双重搜索策略组成。每个积分器对应为一个缓冲计数器，第一组积分器有较短的积分时间Δt1，第二组积分器具有较长的积分时间Δt2。每次搜索判决根据检测门限H0和同步门限H1完成，检测门限用来检测信号是否存在，信噪比较低时检测门限较大，以有效地降低虚警概率；同步门限用来从噪声中判别信号的同步。
从图3的捕获点与码组和码片时间间隔关系图中可以看出，不同的码组在不同的时间点的捕获点呈线性关系。第一组比较器完成主要的监测工作，为了提高效率和速度使用了三级流水设计，每级对应一路通道。经下变频后的信号r(t)，与本地的进行过三次码偏移的非相干伪码运算，即超前、即时、滞后三种码偏移，来快速实现伪码的捕获，输出s(t)。经过第一组积分器后输出BH1，与信号检测门限TH1进行比较。若BH1
3 IP的验证和性能分析
采用ARM公司的Integrator/AP ASIC Development Motherboard作为验证平台，滤波和捕获跟踪模块是SoC中的一个IP，整个SoC以ARM7处理器为核心，通过AHB总线实现多个内部高速IP的互连，主要完成对接扩、下变频、捕获和滤波高速IP进行通信和解算；应用APB总线与外设进行交互，使用桥接器连接到AHB总线上，实现整个SoC的协同验证。
GPS_BaseBand Processor的验证平台主要由三部分组成：Logic Module、 Core Module、ARM_ASIC Motherboard。其中Logic Module就是实现滤波和捕获跟踪的逻辑模块，GPS基带处理器的其他模块可以通过加载多块Logic Module来搭建整个设计。由于采用ARM公司的新型SoC设计开发平台，可以将设计分割并行设计，并且通过AMBA总线将各个设计整合，因此提高了整个设计的效率。基带处理器的设计和验证开发平台如图5所示。
IP级验证采用XILINX公司的XC2V4000高速芯片，经过synplify 8.5综合后，设计使用了整个芯片资源的91%，103个乘法器和97个18kB的片上RAM，因此能够满足IP验证需求。
通过运行AP开发的软硬件协同验证环境，可以显示当前AP系统验证过程，核心板、逻辑板和基本外围电路的状态信息和验证结果如图6。
在加噪输入点处，给输入信号加入高斯白噪声，在捕获观测点对信道的系统性能进行分析。假设每个码片只采样一个点，每个时刻都只有一个门限值，并且在N个码片的累积过程中载波相位f保持不变的情况下，通过基带处理器对6路下变频信号接收和捕获，在接收中心频率为1 575.42MHz，接收电平为-137dBm的条件下，观测到在对不同频带的窄带干扰有效滤除同时，使信号在快衰减信号和信噪比突变的条件下捕获的速度和精度能够提高36%。
本文对于基带处理器中捕获跟踪时信号的检测概率的跳变和信号的粗同步时间优化的相关算法没有更多考虑。下一步工作的重点是在此设计验证环境下针对GPS 接收算法作进一步研究。
参考文献
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