MAX5881在DDR模式下工作时钟速率高达2.15 GHz，有独立的模拟和数字时钟，数据接口的时钟由MAX5881输出，用于简化和FPGA的接口。MAX5881输出的数据时钟DATACLKP/DATACLKN是由CLKP/CLKN引脚上的高精度模拟时钟源分频产生的，因而时钟周期的抖动非常小，适合作为FPGA的工作时钟。
　　为了保证FPGA生成的数据传输到MAX5881接口端与CLKP/CLKN的相位对齐关系，采用了“系统同步化”设计。这一设计的过程是将时钟管理单元(DCM)的CLK0从芯片内部经过一个OSERDES输出到电路板，然后再将时钟作为反馈时钟送回DCM。PCB板上的时钟反馈路径长度等于从FPGA到MAX5881的数据路径长度减去DATACLK路径的长度，这就保证了时钟反馈路径产生的延时等于FPGA到MAX5881的数据传输路径延时减去MAX5881的DATACLK输出到FPGA的延时，因而由DCM提供的延时恰好补偿FPGA的数据与时钟路径延时。此时到达MAX5881的数据变化发生在DATACLK的上升沿与下降沿。为了保证MAX5881的建立与保持时间要求，还要对数据与DATACLK之间的相位关系进行微调。这个附加的延时可以通过增长反馈路径的长度或者在反馈路径上加入一个FPGA ODELAY模块来实现。
　　MAX5881包括四个12位复用低压差分信号(LVDS)输入端口，每个端口以双倍数据速率(DDR)或四倍数据速率(QDR)模式工作在1 075 MHz。该器件接受1/2 DAC刷新速率的时钟，在时钟上升沿和下降沿均触发转换。输入数据速率为1/4 DAC刷新速率或1/2时钟速率。将MAX5881的CLKDIV引脚置为低电平并将FPGA的OSERDES配置为DDR模式，此时，MAX5881输出DATACLKP/DATACLKN的频率等于其输入引脚CLKP/CLKN频率的1/4。对应MAX5881的采样频率，CLKP/CLKN的频率为2 GHz，DATACLKP/DATACLKN的频率为500 MHz。这个500 MHz的时钟信号驱动FPGA的OSERDES模块。由于OSERDES模块工作在DDR模式，在DATACLKP/DATACLKN的上升沿与下降沿都有数据输出，因此FPGA输出的数据速率为1 GHz。由于FPGA内部逻辑仍然不能直接产生1 GHz的数据，因此FPGA使用了并行处理方式，首先生成4路250 MHz的数据，然后通过OSERDES模块串行输出1 GHz的数据。采用这种方式降低了FPGA的时序要求，系统运行更加稳定。
3 数字射频信号上变频
3.1 多相滤波器结构
　　本设计中，假定被调制信号的采样频率为250 MHz，需要进行16倍插值才能达到4 GHz的采样率。考虑到速度与资源的要求，采用了两级4倍插值滤波器级联的方式，每一级都采用了多相滤波的方式来实现。
　　传统的4倍插值滤波方式是将每两个原始数据中间插入3个0，设原始数据序列为[a，b，c，d…]，则4倍插值后的序列[x1，x2，x3，x4…]=[a，0，0，0，b，0，0，0，c，0，0，0，d，0，0，0…]。本设计中250 MHz的数据经过插入3个0值后，数据速率已经达到1 GHz，用x序列表示输入信号，c序列表示抽头系数， y表示输出信号。则可以直观地发现，输入序列x中有3/4的数据是0，这些数据对FIR滤波器的乘法器毫无意义，因此将滤波器的抽头系数分为4组。图2给出了第一个子滤波器的抽头系数的计算流程。从图中可以看出，该组抽头系数如同一把梳子，计算得到输出yn，而y_n+1，y_n+2，y_n+3则由其他三组抽头系数计算得到。第一个子滤波器从第一个输入开始计算，第二个子滤波器从第二个输入开始计算，依此类推。当第一个子滤波器的四组抽头系数都计算完一遍后，各组抽头系数向右移一个单元格，计算得到输出y_n+4，y_n+5，y_n+6，y_n+7，依此类推。每一组子滤波器独立工作在250 MHz，四组子滤波器输出数据组合成1 GHz，降低了每个子滤波器的工作频率。

3.2 滤波器参数计算
　　多相滤波器尽管结构不同于普通FIR插值滤波器，但原理与普通的FIR滤波器等效，可以按照传统的滤波器参数设计方法计算多相滤波器的参数。对于4倍插值的多相滤波器，由于滤波器的抽头系数必须分配到4组子滤波器中，因此滤波器的抽头系数必须是4的整数倍。设计了归一化通带截止频率0.2、阻带起始频率0.4的40阶FIR滤波器，使用FDATool计算了抽头系数，幅频特性如图3所示，并对该滤波器系数使用Matlab进行了仿真，仿真图形如图4所示。

3.3 直接频率合成正弦载波技术
　　直接数字频率合成技术（DDS）具有较高的频率分辨率，可实现快速的频率切换且在频率改变时能够保持相位的连续，通过FPGA很容易实现频率、相位和幅度的控制。因此，DDS的应用越来越广泛，在数字化的调制解调模块中，DDS取代了VCO（模拟的压控振荡器）而被大量采用。
　　DDS的基本原理是通过一个可控的相位累加器的输出作为一个ROM查找表的地址输入，根据ROM查找表存储的数据输出数字正弦波形。相位累加器的频率控制字k根据输出模拟频率来计算[3]。本设计中MAX5881的刷新速率为4.0 GS/s，为了保证输出正弦波的质量，一个周期内最少应该有2.5个取样点，据此设定DDS输出正弦波频率最大1.6 GHz，MAX5881最小输出频率为50 MHz，因此可输出射频信号频率范围为50 MHz～1.6 GHz。
　　本设计中，调制信号是16路250 MHz的数据，正弦载波信号相应地为16路250 MHz数据，根据设计要求综合考虑后，为了获得优秀的波形和尽可能大的频率范围，对幅度为1 024的正弦波的一个周期进行4 096采样，对应12位地址信号，用Matlab软件计算得到每一点对应的幅度值，为避免波形数据出现负值，对幅度值平移处理后量化成10位二进制数据存放在ROM中。在250 MHz时钟的每个周期，需要从ROM查找表中连续读出16个相位连续的值，每次相位累加的值，Fout为输出频率，Fclk是基准周期的16倍4 GHz，N为ROM表的深度，输出波形的频率分辨率。
3.4 输出并串转换技术
　　经过多相插值滤波后的调制频率与DDS输出的正弦载波相乘后，基带信号频率搬移到相应的射频频段，这时的信号是16路并行信号，需要经过FPGA的输出并串转换器（OSERDES）串行化后输出4路信号，最后按照MAX5881的时序要求从FPGA的I/O口输出。
　　Virtex-5 OSERDES 是专用的并串转换器，具有专门用来帮助实现高速源同步接口的特定时钟控制和逻辑资源。OSERDES 使用CLK和CLKDIV两个时钟进行数据速率转换。CLK是高速串行时钟，CLKDIV是分频并行时钟。CLK和CLKDIV由DCM保证相位对齐。一个 OSERDES 模块中的数据并串转换器接收来自内部资源的四位并行数据，将数据串行化，然后通过 OQ 输出将数据送至IOB。并行数据串行化是按照从数据输入引脚的最低位到最高的顺序进行的(即D1输入引脚上的数据传输到OQ引脚的首位）。本设计是在双倍数据速率 DDR模式下使用数据并串转换器，CLK频率为500 MHz，CLKDIV频率为250 MHz，输出串行数据速率为1GHz^[4]。
　　本设计主要应用了Virtex5系列FPGA新的高性能DSP模块、高速SelectIO资源，结合MAX5881高达4.3 GS/s的数据分辨率，实现了由基带信号到50 MHz～1.6 GHz频率范围内射频信号的上变频，解决了传统调制方法的上变频部分无法采用数字方式实现的难题。本设计极大地简化了RF模块的设计，省去了传统模拟方案中很多必需的器件，如：上变频调制器或混频器、下变频混频器、 固定和可变频率合成器、放大器和滤波器等，因此单通道成本低于模拟方案。相对于传统的数模混合调制系统，本设计系统灵活，便于仿真验证，充分发挥了全数字系统的优点，有一定使用和推广的价值。