摘  要： 采用SMIC 0.18 ?滋m CMOS工艺，设计了高速收发器中双模1∶8/1∶10解复用电路。解复用电路采用半速率结构，基于电流模式逻辑完成对2.5 Gb/s差分数据1∶2解复用电路；基于交替反相的锁存器和反馈逻辑完成双模4/5时钟分频和占空比调节；通过适当的相位控制实现了由相位控制链、交替存储链和同步输出链构成的1∶4/1∶5模式可选的数字CMOS解复用电路；1∶2与1∶4/1∶5解复用级联完成1∶8/1∶10串并转换。采用数模混合仿真方法对电路进行仿真，结果表明该电路能可靠工作。

　　关键词： 半速率时钟结构；解复用；CMOS；电流模式逻辑；锁存器

　　随着人们对网络通信技术的要求不断提高，大容量、远距离的数据传输应用越来越广。在高速数字通信系统中，为节省硬件开销一般采用串行方式传输数据，在接收端将高速信号重新恢复成原来的多路低速信号的过程称为“解复用”，实现该功能的电路即解复用电路，其已经成为接收器中的关键电路之一[1-2]。

　　本文针对光纤通信系统、Ethernet接口、SATA接口以及背板连接等高速收发器应用，研究了一种半速率结构的2.5 Gb/s 1∶8/1∶10模式可选的解复用电路，该电路将经过时钟数据恢复得到的2.5 Gb/s串行数据转化为8路/10路312.5 MHz/250 MHz的低速并行数据，以字节形式交给后续电路直接处理或送到8 B/10 B解码电路进行解码及再处理。

　　根据电路实际应用，基于电流模式逻辑CML（Current Mode Logic）设计了前端1∶2解复用电路；基于锁存器和反馈逻辑设计了占空比为1∶3/1∶4可选以及1∶1的时钟4/5分频电路；通过精确的相位控制设计了由相位控制链、交替存储链、同步输出链构成的1∶4/1∶5解复用电路，与前级1∶2解复用级联实现了1∶8/1∶10解复用功能；最后采用SMIC 0.18 ?滋m CMOS完成电路设计，并通过Spectre-Verilog进行数模混合仿真，保证了电路验证的完备性。结果表明，该电路能可靠工作，符合设计要求。

　　1 电路结构分析与设计

　　1.1 电路结构分析

　　解复用电路通常包括移位寄存型、多相时钟型和树型等3种类型[3]。移位寄存型结构中，串行数据通过高速时钟逐位移入串行连接的寄存器中锁存，然后通过分频后时钟同步输出到并行连接的寄存器中，完成数据串到并的转换。该结构方法直接，设计简单，但由于移位存储连工作在最高频率，时钟负载大，而且高速时钟下的同步检测难以保证时序可靠，因此一般多用于中低速应用中。多相时钟型结构中，串行数据通过多相时钟轮换存储到并行连接的寄存器中，然后在分频时钟的同步下锁存到并行输出寄存器中，完成数据串到并的转换。该结构中，多相时钟和同步输出时钟频率相同，可以降低电路设计难度，但多相时钟的相差控制是一个难点。树型结构克服了前两种结构的限制，可以利用前级1∶2解复用降低电路工作频率，而相比于多相时钟型结构中更小的寄生电容可以让电路处理更高频率的信号；但该结构是一个1∶2N的转换，且电路结构较复杂，功耗和面积较大。

　　通过对3种常用结构的分析可知，高速数据的解复用需要在工作速度、设计复杂度和功耗等方面折中考虑。为了满足一定的通用性，本文考虑设计一个1∶8/1∶10模式可选、数据速率为2.5 Gb/s的解复用电路，串并转换后的数据可以字节形式交给后续电路直接处理或送到8 B/10 B解码电路进行解码及再处理。

　　在高速速率下，为了增强信号可靠性，收发器重定时后的数据，即解复用电路的输入数据为差分数据，工作时钟也为差分形式；为了降低设计难度，采用半速率结构，前端解复用电路为1∶2解复用，即时钟频率为  1.25 GHz。根据前面的分析，1∶2解复用后的两路数据分别送入两个多相时钟型的1∶4/1∶5解复用电路，两级级联完成1∶8/1∶10的串并转换。设计的难点包括高速数据的1∶2解复用、时钟分频的相位控制与占空比调节、数据的轮换存储与同步输出。

　　由于电流模式逻辑电路相比传统的CMOS电路可以在更低的信号摆幅情况下工作在更高的频率[4]，前端1∶2解复用电路采用CML逻辑实现。

　　由于分频电路要能对时钟进行双模4/5分频，即支持偶数/奇数分频，那么采用常规的二进制计数分频方法，若只对上升沿或下降沿计数显然不行；若进行双沿计数，有两个不足，一是对时钟的占空比（Duty Cycle）要求高，二是常规二进制计数器复位路径上的延时限制了电路工作的速度[5]。因此考虑环形和扭环形计数器，但两者都不能满足奇数分频的需要。由于锁存器对采样数据的保持时间是半个时钟周期，而对半个时钟周期计数可以实现4/5分频，因此考虑采用由锁存器实现扭环计数的类扭环形计数器，并辅以相应控制逻辑，实现时钟的4/5分频以及占空比调节，满足当进行4分频时，分频时钟占空比为1∶3，当进行5分频时，分频时钟占空比为1∶4。

　　对于多相时钟型结构的1∶4/1∶5解复用，需要考虑两路数据轮换存储时的相位控制、数据采样和同步输出问题。由于1∶4/1∶5解复用的数据对象是两路经差分时钟完成1∶2解复用后的数据，因此对其采样的时钟相位间隔应为400 ps，即分频前时钟周期的一半；而对每路数据相邻采样的间隔为数据位周期，即800 ps，两路数据交替采样。因此考虑采用锁存器完成分频后时钟的相位控制，即用1.25 GHz的时钟对分频后时钟用锁存器级联采样，实现交替采样链上采样时钟的相位控制和对输入数据的正确采样。对于同步输出问题，由于总体采用半速率结构，因此需要让同步输出寄存器工作的触发条件分组相反。为实现1∶8/1∶10解复用，设置10个同步寄存器，5个一组，每组最后一个寄存器的输出在进行1∶8解复用时忽略。

　　1.2 电路设计

　　综合上述分析，所设计的解复用电路由1∶2解复用电路、时钟分频电路和多相时钟型解复用电路构成，如图1所示。其中，1∶2 Demultiplexer为1∶2解复用电路，CK_DIVIDER为时钟分频电路，MultiPhase Demultiplexer为多相时钟型解复用电路，DataP/DataN为差分输入数据，位周期为400 ps；CLK/CLKN为互补时钟，周期为800 ps；Mode为解复用工作模式。Mode=0，完成时钟4分频和输入数据的1∶8解复用；Mode=1，完成时钟5分频和输入数据的1∶10解复用。下面具体描述各单元电路的设计。

　　1.2.1 前端1∶2解复用电路

　　对于采用半速率结构的高速串行解复用而言，整个电路性能主要受前端1∶2解复用电路的限制，同时考虑到为了增强信号可靠性，待处理的输入数据为差分数据。1∶2解复用电路采用类并行结构，。其中，unitdemux1_2为采用电流模式逻辑结构的解复用电路单元，如图2（b）所示。其工作原理可以描述为：NMOS管N1L可以看作开关使用，在时钟CKP为低电平期间截止，由N2L、N3L、P1L和P2L构成的输入级处于保持模式，N4L和N5L的漏极被充电到高电平；在时钟CKP为高电平期间导通，输入级处于透明状态，电路接收差分输入数据Din_P和Din_N。电路中由P4L和P6L构成的正反馈电路对前级起到锁存作用，可以加速输出数据的翻转，提高转换速率；左下角的8个晶体管构成平衡负载电路，可以保证N4L和N5L输出线上的负载对称。输入数据在时钟信号控制下送到输出Dout，输出数据与输入数据反相。

　　1.2.2 分频电路

　　分频器是数字系统设计中的基本电路，应用广泛，有很多类似的论述[6-8]。根据不同设计的需要，有偶数分频、奇数分频和小数分频等；此外，根据占空比的不同又分为等占空比分频和非等占空比分频。在同一个设计中有时要求多种形式的分频。在该解复用电路中需要4/5双模时钟分频电路，根据前面分析的解复用电路的总体设计思路，采用由锁存器组成的类扭环形计数器实现时钟分频。锁存器每级的保持时间为半个时钟周期，因此经两级锁存器延迟1个时钟周期，经3级延迟1.5个周期，经4级延迟2个时钟周期，……，依次类推。时钟分频电路要实现可控制的4分频或5分频，同时还要使占空比满足要求，因此可以通过相应的控制、反馈逻辑，让输出时钟信号满足需要的相位关系。时钟分频模块顶层电路图，时钟分频模块由一个类扭环计数器和相应组合逻辑、反馈网络组成。类扭环计数器是该电路的核心，其工作时序如图所示。为直观起见，中用div4表示Mode=0时的4分频信号，用div5表示Mode=1时的5分频信号，阴影部分表示不确定状态。

　　当控制信号Mode＝0，即对时钟进行4分频时，类扭环计数器的工作路径是1s→2s→3s→4s→9s→10s→1s，从其工作过程可以看出，分频后时钟的周期是输入时钟的4倍（8×T/2=4T），即4分频。为了实现相应的时钟占空比要求，结合图4和上述分析中可知，输出时钟信号：clk_4_5=2s，其占空比＝1∶1；clk_4_5_N=2s，其占空比＝1∶1；clk_4_1：3_5_1∶4=3s·10s，其占空比＝1：3。

　　当控制信号Mode＝1，即对时钟进行5分频时，类扭环计数器的工作路径是1s→2s→3s→4s→5s→6s→7s→8s→9s→10s→1s，从其工作过程可以看出，分频后时钟的周期是输入时钟的5倍（10×T/2=5T），即5分频。为了实现相应的时钟占空比要求，结合图4和上述分析可知，输出时钟信号：clk_4_5=2s，其占空比＝3∶2；clk_4_5_N=2s，其占空比＝2∶3；clk_4_1∶3_5_1∶4=3s·10s，其占空比＝1∶4。

　　对于时钟信号clk_4_5和clk_4_5_N，其占空比应为1∶1，需要在2s信号输出前将其通过由缓冲器链组成的占空比调整电路，达到预期要求。

　　1.2.3 1∶4/1∶5解复用电路

　　1∶4/1∶5解复用电路依据时钟分频模块产生的时钟对1∶2解复用电路输出的两路数据完成1∶4/1∶5的分接，根据前面的分析，采用多相时钟型结构，由相位控制链、交替存储链和同步输出链3部分组成，如图5所示。相位存储链（I10~I19）负责为交替存储链的采样锁存器提供相位合适的时钟信号，在1.25 GHz时钟作用下对分频电路产生的非等占空比时钟，即Mode=0时的占空比为1∶3的4分频时钟和Mode=1时的占空比为1∶4的5分频时钟，进行相位控制，由工作时序依次相反的锁存器组成，逐级延迟1.25 GHz时钟的半个周期，即400 ps；交替存储链（I20~I29）在相位控制链提供的时钟作用下完成两路串行数据的轮换采样，相邻两级锁存器的采样电平相反；同步输出链（I30~I39）在时钟分频电路提供的等占空比时钟作用下完成对采样数据的同步输出，由于分频时钟周期是串行输入数据位周期的4倍（或5倍），而要进行的是1∶8（或1∶10）的串并转换，因此同步输出寄存器的工作时序分组相反。

　　2 电路仿真

　　为验证电路的功能，采用Cadence的Spectre电路仿真工具，在SMIC 0.18 ?滋m CMOS工艺下对所设计电路进行仿真；同时为保证仿真数据的随机性，在顶层仿真时采用Spectre-Verilog进行数模混合仿真[9-11]。

　　2.1 前端1∶2解复用电路

　　对图2所示的解复用模块进行仿真，输入为由互补的PWL分段线性源指定的位周期为400 ps的差分数据，采用周期T=800 ps，上升时间和下降时间为tr=tf=40 ps的脉冲电压源作为时钟信号，仿真结果如图6所示。从图中可以看出，有效数据部分从时钟的第二个高脉冲开始，从仿真结果可知，解复用电路可以正常实现数据1∶2的串并转换。

　　2.2 时钟分频电路

　　采用Cadence公司的Spectre仿真工具在SMIC 0.18 ?滋m CMOS工艺下对时钟分频电路进行仿真，可得仿真波形如图7所示。从图7中可以看出，Mode为低时进行4分频，经测量分频后时钟周期为3.200 01 ns；Mode为高时进行5分频，经测量分频后时钟周期为4.000 03 ns；且对于用于后续电路的采样时钟其占空比亦达到设计要求，4/5分频时占空比分别为1∶3和1∶4。因此时钟分频和相位控制电路符合要求。

　　2.3 顶层解复用电路

　　整个解复用电路的顶层输入信号为DataP、DataN、CLK、CLKN、Mode、Rst，现对整个电路进行晶体管级仿真。分别为CLK、CLKN、Mode、Rst施加模拟信号源，其中CLK和CLKN为互补的脉冲源，周期为800 ps，上升、下降时间为10 ps，脉冲宽度为390 ps；Mode和Rst为分段线性源。为保证测试数据信号的随机性、全面性，基于数模混合仿真的方法采用Spectre-Verilog对电路进行验证，利用Verilog HDL语言描述一个PRBS序列作为输入数据加载到DataP上，DataN与其反相。仿真结果如图8所示，对于伪随机数据输入，可以实现双模的1∶8/1∶10串并转换。

　　本文针对高速收发器应用研究了一种半速率结构的2.5 Gb/s 1∶8/1∶10模式可选的解复用电路。基于电流模式逻辑CML（Current Mode Logic）设计了前端1∶2解复用电路；基于锁存器和反馈逻辑设计了占空比为1∶3/1∶4可选以及1∶1的时钟4/5分频电路；通过精确的相位控制设计了由相位控制链、交替存储链和同步输出链构成的1∶4/1∶5解复用电路，与前级1∶2解复用级联实现了1∶8/1∶10解复用功能。该电路将2.5 Gb/s串行数据转化为8路/10路312.5 MHz/250 MHz的低速并行数据，以字节形式交给后续电路直接处理或送到8 B/10 B解码电路进行解码及再处理。最后采用SMIC 0.18 ?滋m CMOS完成电路设计，并通过Spectre-Verilog进行数模混合仿真，保证了电路验证的完备性。结果表明，该电路能可靠工作，符合设计要求。

　　参考文献

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