0 引言

    随着器件尺寸的不断缩小，沟道中的横向和纵向电场也显著增强，器件热载流子效应更加明显^[1-2]，导致碰撞电离加剧，从而引起衬底电流的增加。碰撞电流所产生的载流子还可能进入栅氧化层中，从而影响纳米级MOSFET器件和电路的可靠性，增加额外的功耗，因此衬底电流的大小是影响MOSFET器件可靠性和寿命长短的重要尺度^[3]，已经成为当今集成电路进一步往小尺寸发展的瓶颈。精确的衬底电流模型不仅可以帮助提高器件和电路的可靠性，减少功耗，更能指导MOSFET电路设计。基于低压低功耗设计为出发点，对于能够描述纳米级MOSFET器件衬底电流的模型还鲜有报道，因此本文在长沟道及亚微米级MOSFET的衬底电流模型^[4-5]的基础上进行修正，修正特征长度拟合表达式和漏极电流^[6]，引入偏置依赖性和沟道长度依赖性，使得模型能更好地描述纳米级MOSFET衬底电流特性。同时将所建模型的仿真结果与实验结果进行了比较，验证了模型的准确性、连续性和平滑性。

1 电流模型

    如图1所示是纳米级衬底电流示意图。当器件工作在饱和区时，漏端结附近的电场变得足够大，导致碰撞电离，产生的电子被扫向漏端而空穴漂移进衬底。

    因此，衬底电流是在沟道横向电场作用下热电子从源区传输到漏区过程中碰撞电离所引起的，其电流可以表示为^[7]：

式中：

其中m^*是拟合参数^[11]，n为梯度因子，u_n为载流子迁移率，C_ox为栅氧电容，W为器件宽度，L为沟道有效长度，α为体电荷系数。据此可以推导得纳米级衬底电流模型，即：

2 模型验证及结果分析

    为了验证本文提出的纳米级MOSFET统一衬底电流模型式(13)的准确性，利用MATLAB仿真软件进行仿真，将仿真结果与实验结果进行比较，从而验证模型的准确性和精度。根据上一节提出的衬底电流模型数学表达式，可以获得衬底电流与沟道长度、栅极偏置和漏极偏置的关系特性。

    图2为不同偏置条件下40 nm MOSFET衬底电流随器件沟道长度变化的曲线。从图中可以看出，衬底电流具有沟道长度依赖性和漏极偏置依赖性，沟道长度越小，衬底电流成反比例形式增加；同时漏极偏置越大，衬底电流越大。仿真结果与实验结果相一致，验证了模型准确性。

    图3是不同偏置条件下衬底电流随栅极偏压变化的关系曲线。由图可知，衬底电流具有偏置依赖性，栅压增加衬底电流以指数形式增加且随着栅压越大衬底电流增加的趋势越缓慢。同时漏极偏压越大，衬底电流也越大。仿真结果与实验结果相比较，验证了模型的准确性。

    图4为不同偏置条件下衬底电流随漏极偏压变化的关系曲线。由图可知，在一定漏极偏压下，衬底电流随栅极偏压升高而升高；同一栅极偏压下，衬底电流随漏极偏压的增加以指数形式增加。当漏极偏压很小时，衬底电流的栅极偏压依赖性很微弱。通过模型的仿真结果与实验结果相比较，验证了模型的准确性。

3 结论

    本文在碰撞电离的基础上建立了一个常规结构纳米级MOSFET衬底电流的解析模型。模型公式简单，计算较容易。通过实测结果与模型仿真结果的对比，我们看到模型与实测结果一致性较好，具有较高的精确性和较好的连续性。同时对衬底电流与沟道长度和偏置电压的关系进行了分析研究，结果表明，衬底电流具有显著的沟道长度与偏置依赖性。

参考文献

[1] POLI S，REGGIANI S，BACCARANI G，et al.Full understanding of hot-carrier-induced degradation in STI-based LDMOS transistors in the impact-ionization operating regime[J].2011，19(3)：152-155.

[2] RANDRIAMIHAJA Y M，ZAKA A，HUARD V，et al.Hot carrier degradation: from defect creation modeling to their impact on NMOS parameters[C].2012 IEEE International Reliability Physics Symposium.Anaheim，CA，USA，2012：XT.15. 1-XT.15.4.

[3] HSU F C，KO P K，TAM S，et al.An analytical breakdown model for short-channel MOSFET′s[J].IEEE Transactions on Electron Devices，1982，29(11)：1735-1740.

[4] AHN J G，YAO C S，CHAN H P，et al.Impact ionization modeling using simulation of high energy tail distributions[J].IEEE Electron Device Letters，1994，15(9)：348-350.

[5] ARORA N D，SHARMA M S.MOSFET substrate current model for circuit simulation[J].IEEE Transactions on Electron Devices，1991，38(6)：1392-1398.

[6] JANG S L，LIU S S，SHEU C J.A compact LDD MOSFET I-V model based on nonpinned surface potential[J].IEEE Transactions on Electron Devices，1999，45(12)：2489-2498.

[7] EL-MANSY Y A，CAUGHEY D M.Modelling weak avalanche multiplication currents in IGFETs and SOS transistors for CAD[C].Electron Devices Meeting，1975 International.1975：31-34.

[8] LI W，YUAN J S，CHETLUR S，et al.An improved substrate current model for deep submicron CMOS transistors[C].Integrated Reliability Workshop Final Report，2000 IEEE International.IEEE，2000：146-148.

[9] CHAUHAN Y S，VENUGOPALAN S，CHALKIADAKI M A，et al.BSIM6：analog and RF compact model for bulk MOSFET[J].IEEE Transactions on Electron Devices，2014，61(2)：234-244.

[10] CHAN L H K，YEO K S，CHEW K W J，et al.Highfrequency noise modeling of MOSFETs for ultra low-voltage RF applications[J].IEEE Transactions on Microwave Theory & Techniques，2015，63(1)：141-154.

[11] LIU W.MOSFET models for SPICE simulation，including BSIM3v3 and BSIM4[M].New York：Wiley，2001.