0 引言

    随着半导体工艺尺寸减小到纳米级，单粒子瞬态(Single Event Transient，SET)已经成为集成电路软错误的主要来源^[1]。器件特征尺寸减小，其节点电容减小、延时缩短，而单粒子瞬态脉宽并没有等比例缩小。在纳米工艺下，单粒子瞬态脉宽已经和正常信号宽度在同一量级，导致单粒子瞬态更容易在电路中无损传播；而电路运行频率的提高，使得单粒子瞬态脉宽与时钟周期的比值增大，单粒子瞬态更容易被捕获产生软错误。因此，纳米集成电路中单粒子瞬态将会越来越严重。瞬态脉冲宽度作为SET的重要特征，决定了SET能否在集成电路中传播和被捕获。获取单粒子瞬态脉宽特征对分析SET传播规律、指导加固设计有着重要作用。特别是对采用时域滤波方式进行加固的单粒子瞬态加固方法，根据单粒子瞬态脉宽分布特征，制定合理的加固策略，对于加固设计有着重要的指导作用。因此，对SET脉宽特征及其影响因素的研究成为近年来的热点^[2-4]。

    MATTHEW J对90 nm体硅工艺的脉宽测量结果显示脉宽分布在高温条件下呈现出多峰现象^[3]，但作者并未注意该现象。直到对65 nm工艺下专门设计的脉宽检测电路进行不同条件下的实验，在实验分析时首次关注了瞬态脉宽分布的多峰现象^[5]。在低线性能量传递（Linear Energy Transfer，LET）情况下，SET脉宽没有出现多峰现象；在高LET情况下，瞬态脉宽分布会呈现多峰分布的现象。因此推测多峰现象产生的原因是在高LET情况下，由于寄生双极效应，粒子攻击PMOS产生脉宽远大于粒子攻击NMOS产生脉宽。反相器作为集成电路最基本的单元之一，其SET瞬态脉宽分布最具有代表性。本文通过设计的脉宽检测电路结果，详细对比了反相器多峰现象与LET值、温度、阈值电压间的关系，并通过TCAD仿真分析了其产生的原因，对抗辐射加固设计提供了指导。

1 实验详情

1.1 实验样品

    设计的单粒子瞬态脉宽检查电路包含靶电路和脉宽检测单元。靶电路包括5种不同的目标链路，为了减小脉冲在传播过程中展宽，链路由逻辑门和较短单元链组成。每条链路基本单元面积相同，并且基本单元在数量上占绝大多数，发生的单粒子轰击在基本单元上的概率极大。组成目标链的基本单元分别是常规阈值电压反相器（INV）、与非门（NAND）、或非门（NOR）、低阈值电压反相器（INV_LVT），以及PMOS在单独的N阱中、NMOS同在P衬底的反相器（INV_sw）。脉宽检测单元的作用在于检测靶电路发生单粒子效应时输出的脉冲宽度。脉冲的宽度由脉宽检测单元中触发器的固有延时度量确定，脉宽测试的精度为±28.5 ps。本文主要关注反相器脉宽的分布。

1.2 实验设置

    通过重离子加速器获得单一能量的重离子，重离子垂直测试片轰击，用到的重离子及其线性能量传递（LET）值、能量值分列于表1。测试电路在最低电源电压1.08 V，室温、高温条件下同时开始测量。

2 试验结果与讨论

    典型单元的SET脉宽分布应该符合高斯分布^[7]，脉宽数量应该只有一个峰值，而试验结果中，SET脉宽分布出现多个峰值的现象。如图1所示，在Kr离子轰击下，反相器脉宽在199.5~256.5 ps出现了一个峰值，在313.5~370.5 ps出现了第二个峰值，与第一个峰值一起构成了双峰。为了探究多峰现象的成因，比较了多峰现象和LET、温度、阈值电压间的关系，分析了出现多峰现象可能的原因及影响因素。

2.1 多峰现象与LET的关系

    低LET离子（氯离子、钛离子）轰击时没有出现多峰现象，瞬态脉宽分布符合高斯分布；高LET离子（锗离子、氪离子）轰击时，开始出现多峰现象。且随着LET的升高，多峰现象更加明显，次峰的高度与主峰的高度越来越接近。试验结果如图1所示。

    通过分析认为，瞬态脉宽在低LET时没有呈现多峰分布，而在高LET时呈现多峰分布可能的原因是在高LET情况下，由于PMOS的寄生双极效应，离子轰击PMOS产生较宽脉宽。在低LET情况下，离子攻击PMOS电离的电荷量较少，阱电势波动较小，PMOS寄生双极效应并不明显，离子攻击PMOS产生的瞬态脉宽与离子攻击NMOS产生的瞬态脉宽相差不大，因此脉宽分布符合高斯分布，没有多峰值现象；而在高LET情况下，离子攻击PMOS电离产生大量电子空穴对，N阱收集电子使得阱电势降低，PMOS由于寄生双极效应，产生脉宽较宽的SET，由于离子轰击PMOS产生的瞬态脉宽远大于离子轰击NMOS产生的瞬态脉宽，因此在脉宽分布上呈现2个峰值。

2.2 多峰现象与温度的关系

    选取在锗离子（Ge）辐照条件下多峰现象随温度的变化情况。在高温情况下，SET数量和最大脉冲宽度均大于常温情况，且在高温情况下，多峰现象更加严重，次峰与主峰的比值进一步增大。如图2所示，在高温情况下反相器（INV_HT）次峰与主峰的比值比低温情况下反相器（INV_NT）次峰与主峰的比值增大了1倍以上。表明器件在高温情况下，器件更容易产生SET，且宽SET增加速度要大于窄SET的增加速度。文献[5，7]等研究表明，高温条件下PMOS的寄生双极效应会更加严重，使得离子攻击PMOS更容易产生宽脉冲SET。因此，在高温情况下，反相器瞬态脉宽分布的多峰现象更加明显。

2.3 多峰现象与阈值电压的关系

    不同阈值电压下，反相器的多峰现象趋势一致，差异并不明显，如图3所示。不同阈值电压器件在粒子轰击下电荷收集情况不同，同时恢复管的电流也受阈值电压影响。实测结果表明，不同阈值电压对器件的脉宽和多峰现象的影响并不明显。不同阈值下，器件脉宽分布差别不明显的原因可能是阈值电压对器件SET脉宽的影响较小，在测试电路现有的分辨率下无法体现。

3 仿真分析

    为了确定脉宽分布呈现多峰现象的原因，采用TCAD仿真软件对反相器由NMOS和PMOS产生的SET进行仿真分析。将反相器中的PMOS和NMOS分别建立3D模型，采用混合模式仿真的形式，对不同LET及温度情况下，NMOS和PMOS在重离子攻击下的电荷收集和脉冲宽度进行仿真，仿真结果如图4、图5所示。图4为NMOS受重离子攻击下的瞬态脉冲，图5为PMOS受重离子攻击下的瞬态脉冲。

    由图4(a)、图4(b)与图5(a)、图5(b)对比可知，在高LET情况下，离子攻击NMOS产生的SET脉宽仍在200 ps左右，但是离子攻击PMOS产生的SET脉宽则是在400 ps左右。由图4(c)、图4(d)与图5(c)、图5(d)对比可知，在低LET情况下，离子攻击NMOS产生的SET脉宽与离子攻击PMOS产生的SET脉宽均在200 ps左右，且离子攻击PMOS与NMOS产生的SET脉宽相差不大。

    由图4、图5对比可知，在低LET情况下，离子攻击PMOS产生的瞬态脉冲宽度与离子攻击NMOS产生的瞬态脉冲宽相差不大，因此脉宽分布表现为一个峰值。在高LET情况下，离子攻击PMOS产生的SET宽度明显大于粒子攻击NMOS产生的SET宽度，因此脉宽分布表现为两个不同的峰值。由此可确认SET脉宽分布的多峰现象是由PMOS在高LET离子攻击下产生较宽脉宽的SET引起。高温下离子攻击产生的SET脉宽略有增加，但是增加幅度并不明显。因此高温情况下瞬态脉宽分布的多峰现象更加明显的原因是：高温情况下，PMOS寄生双极效应会更加严重，使得离子攻击产生宽脉宽SET的概率增加。

4 结论

    本文针对65 nm体硅CMOS工艺下反相器单粒子瞬态脉宽分布形态的多峰现象，创新性地通过试验数据的分布统计特征分析了其原因，并采用TCAD仿真进行验证，为抗辐射加固设计提供了指导。分析了多峰现象和LET、温度、阈值电压的关系。通过TCAD仿真确认单粒子瞬态脉宽分布呈现多峰形态的主要原因是由于PMOS的寄生双极效应，在高LET离子攻击下产生宽瞬态脉冲。由于高温情况会加剧PMOS的寄生双极效应，因此在高温条件下，脉宽分布的多峰现象更加明显。因此在抗辐射加固设计时，需要注意PMOS在高LET下寄生双极效应产生宽脉宽的瞬态脉冲，对PMOS进行针对性的加固。

参考文献

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[2] AHLBIN J R，GADLAGE M J.Effect of multiple-transistor charge collection on single-event transient pulse widths[J].IEEE Trans.Device Mater.Reliab.，2011，11(3)：401-406.

[3] GADLAGE M J，AHLBIN J R.Increased single-event transient pulsewidths in a 90-nm bulk CMOS technology operating at elevated temperatures[J].IEEE Trans.Device Mater.Reliab.，2010，10(1)：157-163.

[4] JAGANNATHAN S，GADLAGE M J.Independent measurement of SET pulse widths from N-Hits and P-Hits in 65-nm CMOS[J].IEEE Trans.Nucl.Sci.，2010，57(6)：3386-3391.

[5] Yue Suge.Single event transient pulse width measurement of 65-nm bulk CMOS circuits[J].Journal of Semiconductor，2015，36(11).

[6] AHLBIN J R，GADLAGE M J，BALL D R，et al.The effect of layout topology on single-event transient pulse quenching in a 65 nm bulk CMOS process[J].IEEE Trans. Nucl. Sci.，2010,57(6)：3380-3385.

[7] Chen Shuming，Liang Bin.Temperature dependence of digital SET pulse width in bulk and SOI technologies[J].IEEE Trans. Nucl. Sci.，2008，55(6)：2914-2920.

作者信息:

刘家齐1，赵元富1，2，王  亮1，郑宏超1，舒  磊2，李同德1

（1.北京微电子技术研究所，北京100076；2.哈尔滨工业大学，黑龙江 哈尔滨150001）