基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查
2023年电子技术应用第8期
张成，赵佳，李晴
（格芯半导体（上海）有限公司 中国研发中心（上海），上海 201204）
摘要： 随着硅工艺尺寸发展到单纳米水平，摩尔定律的延续越来越困难。2D Flip-Chip、2.5D、3D等异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求，成为延续摩尔定律的主要方向。但它也提出了新的挑战，特别是对于系统级的LVS检查。采用Cadence Integrity 3D-IC平台工具，针对不同类型的先进封装，进行了系统级LVS检查验证，充分验证了该工具的有效性和实用性，保证了异构集成封装系统解决方案的可靠性。
中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.239802
中文引用格式： 张成，赵佳，李晴. 基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查[J]. 电子技术应用，2023，49(8)：47-52.
英文引用格式： Zhang Cheng，Zhao Jia，Li Qing. System-level LVS checking of heterogeneous integration packaging based on Cadence Integrity 3D-IC[J]. Application of Electronic Technique，2023，49(8)：47-52.
中文引用格式： 张成，赵佳，李晴. 基于Cadence Integrity 3D-IC的异构集成封装系统级LVS检查[J]. 电子技术应用，2023，49(8)：47-52.
英文引用格式： Zhang Cheng，Zhao Jia，Li Qing. System-level LVS checking of heterogeneous integration packaging based on Cadence Integrity 3D-IC[J]. Application of Electronic Technique，2023，49(8)：47-52.
System-level LVS checking of heterogeneous integration packaging based on Cadence Integrity 3D-IC
Zhang Cheng，Zhao Jia，Li Qing
(Globalfoundries China （Shanghai） Co.， Limited， Shanghai 201204， China)
Abstract： With the development of silicon process size to the level of single nano, it has been more and more difficult to continue Moore's law. Advanced packaging solutions with heterogeneous integration, such as 2D Flip-Chip, 2.5D and 3D, will continue to meet market requirements for miniaturization, high performance and low cost, thus become the main direction of continuing Moore's Law. But it also presents new challenges, especially for system-level LVS checking. In this paper, Cadence Integrity 3D-IC tool was used to perform system-level LVS checking for different types of advanced packaging, which fully verified the effectiveness and practicability of the tool and ensured the reliability of heterogeneous integration packaging system solutions.
Key words : heterogeneous integration；advanced packaging；system-level LVS；integrity 3D-IC
0 引言
电子产品一直以来追求的尺寸更小，成本和功耗更低的趋势，在过去受益于硅工艺的快速升级更新，得到了持续的发展。但近年来，随着硅工艺尺寸发展到单纳米水平，摩尔定律的延续越来越困难。单一的纳米工艺在综合考虑成本、良率、功耗等因素后，将不再具有竞争优势。2D Flip-Chip、2.5D、3D等具有异构集成的先进封装解决方案将继续满足小型化、高性能、低成本的市场需求，成为延续摩尔定律的主要方向。但它也提出了新的挑战，特别是对于系统级的LVS（Layout Versus Schematics）检查。由于异构集成封装结构复杂、规模庞大，任何一个环节的失误都会产生巨大的影响，因此急需一个完整的解决方案，可以对各类异构集成封装进行有效的系统级检查。本文尝试采用Cadence公司的Integrity 3D-IC平台，针对主流的异构集成封装进行LVS检查验证。
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作者信息：
张成，赵佳，李晴
（格芯半导体（上海）有限公司 中国研发中心（上海），上海 201204）
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