在信息码长度个时钟脉冲" title="时钟脉冲">时钟脉冲后，输出原始待编码码字，而移位寄存器所存的数据为产生的校验码，再经过16个时钟脉冲，输出校验码。
    在串行电路中，只用到移位寄存器和异或门。在Ultra DMA 33方式中，使用的时钟为16MHz，若采用串行方式，每一个时钟脉冲完成一个比特的运算，这样就大大地影响了数据的传输速率" title="传输速率">传输速率。实际采用并行运算方式，每一个时钟脉冲内完成16个比特的运算，速率提高了近十六倍。
2  并行计算的推导
    设为移位寄存器状态值，m_i为输入信息码序列，i=1,2,...,16为并行输入16比特信息的序号数（或者为16次串行运算中某数据位上数的移位次数），j=0,1,...,k-1为移位寄存器编号。下面以16位并行输入为例，直接由电路中各移位寄存器的不同状态值，推导16位并行计算CRC-16(生成多项式为g(x)=x¹⁶+x¹²+x⁵+1，即K=16)的逻辑关系式。
    此时系数c₀=c₅=c₁₂=c₁₆=1，其余系数均为0。其电路图可简化,如图2所示。

    由图2可以看到，移位寄存器R0在16次移位运算后输出的数据r₀¹⁶，等于寄存器R15第15次移位输出数据与第16个输入的原始数据模2相加，即r₀¹⁶=r₁₅¹⁵m₁₆；同时c₁₄、c₁₃为零，表示在寄存器R12输出到寄存器R13、R13输出到R14、R14输出到R15时，中间没有新输入的原始数据和最后一个寄存器输出的数据参与运算，用式子可表示为r₁₅¹⁵=r₁₄¹⁴=r₁₃¹³=r₁₂¹²，有r₀¹⁶=r₁₂¹²m₁₆；因为c₁₂=1，R12第11次移位后内部的数值由R11的11次移位输出的数据、R15第11次移位输出的值、输入的第12个数三者之和构成，即r₁₂¹²=r₁₁¹¹r₁₅¹¹m₁₂；同理计算r₁₁¹¹、r₁₅¹¹，r₁₁¹¹=r₁₀¹⁰=r₉⁹=r₈⁸=r₇⁷=r₆⁶=r₅⁵、r₁₅¹¹=r₁₄¹⁰=r₁₃⁹=r₁₂⁸，且 R5第5次移位输出的值，又跟R4第4次输出值、R15第4次输出值、第5个输入值有关，r₅⁵=r₄⁴r₁₅⁴m₅、r₁₂⁸=r₁₁⁷r₁₅⁷m₈；又c₄=c₃=c₂=c₁=0，其间只是各寄存器间直接传递数据，无其它数据参与，所以r₄⁴=r₃³=r₂²=r₁¹=r₀⁰、又r₁₅⁴=r₁₂¹=r₁₁⁰r₁₅⁰m₁、r₁₅⁷=r₁₄⁶=r₁₃⁵=r₁₂⁴、r₁₁⁷=r₁₀⁶=r₉⁵=r₈⁴=r₇³=r₆³=r₅¹。进一步运算r₅¹=r₄⁰m₅r₁₅⁰、r₁₂⁴=r₁₁³r₁₅³m₄=r_8⁰r₁₂⁰m₄，从而可以得到最后的结果r₀¹⁶=r₀⁰m₁₆r₄⁰m₁₂r₈⁰m₈r₁₁⁰m₅r₁₂⁰m₄。其中r_i⁰为各移位寄存器初始值或上次运算的产生值,m_i为一次并行输入的16位码字，i为其编号。
    上面推导中寄存器内数据变化关系如表1所示。

    设15,同理可以推导其余移位寄存器的状态。
    可以看到，表1中还有许多重复的部分，直接用到电路中，完全实现需要73个异或门和16个D触发器，会浪费一些资源，所以对表1进行整合、简化。首先定义如表2。再进一步把表2的定义带入到表1中化简，得到表3。根据表2、3，其逻辑电路图可直接获得，图3为硬件电路图。