HART(Highway Addressable Remote Transducer)协议在已有低频4 mA~20 mA模拟信号上叠加小幅的数字通信信号，进行双向数字通信，是全球最重要的现场仪表总线协议之一，目前仍使用1985制定的HART FSK第一代协议（Bell-202标准）。2001年HART基金会制定第二代协议,规定高速HART(High Speed Hart, HSH)使用C8PSK（ITU V2.7标准）传输数字信号，可将现有数字通信速度理论上提高８倍，考虑数据帧结构的改进，实际数字通讯速度可提高11.6倍[1]。
　第二代HART 协议制定的同时,由HART基金会组织，Rosemont、Siemens和ABB等工业巨头联合开发了HSH接收机，由于当时全数字接收机理论水平和半导体工艺限制，研制的HSH接收机功耗高达1.5 mA，超过了HART 协议规定的适用于工业生产本质安全的1 mA要求，没有得到实际应用。本文将简要介绍造成原HSH接收机高功耗的位同步与均衡器结构,提出一种结构复用、功耗大幅减小的新结构，并仿真证明该结构的有效性。
1 研究背景
　高速HART C8PSK协议规定，数字信号使用8PSK方式调制，其中载波频率为3 200 Hz,传输速率为9 600 b/s，波特率为3 200 baud/s，3位二进制数通过格雷码编码映射成一个传输码元，发送成型滤波规定使用滚降因子为0.5的平方根升余弦滤波器。由于相干解调比非相干解调可减小3 dB噪声，协议规定接收机必须使用相干调解[2]。
    据HART基金会研究，HART协议规定使用的物理信道在使用的频段内可等价为一阶RC低通滤波器，其极点位置随导线特性和长度变化,在3 700 Hz以上。HART FSK协议使用信道的频段为900 Hz~2 500 Hz，而HART C8PSK使用信道的频段为800 Hz~5 600 Hz，因此HSH接收到的8PSK信号会受到信道畸变，需使用均衡器才能正确解调。原HSH接收机的体系结构如图1所示[3]。    在图1中， AD变换的采样率为28.8 kHz，接收匹配滤波器RRC使用45阶查找表实现，功耗较小；均衡器使用5个复数乘法器实现，工作频率为信号的采样频率，功耗很大，约占系统功耗的46%；位定时恢复采用基带信号二阶统计量谱线提取算法，窄带滤波后的数字信号位定时提取是通过求取其对应模拟信号的极值点时刻实现，由于该模拟信号极值点前后采样点的值应该对称相等，实际中先求取数字信号的极值点，然后计算该极值点前后采样点绝对值比值，得到差值滤波器所需的相位误差。整个位定时电路均在采样率28.8 kHz下工作，即9倍符号率，功耗大。

2 HART C8PSK前导信号简要分析
    在前导码传输期间，HART C8PSK协议规定前导码为40个6、2循环码元，其中码元6和2对应星座相角67.5°和-67.5°。前导码期间，基带信号中的正交分量和同相分量分别是cos67.5°与cos-67.5°组成的周期序列和sin67.5°与sin-67.5°组成的周期序列通过截止频率为2 400 Hz的低通成型滤波RRC形成。因此前导码期间，基带信号中的同相分量输入RRC的为直流信号，经RRC低通滤波后仅在0 Hz处有一谱线；基带信号中的正交分量输入RRC的是周期为1 600 Hz周期信号。由于周期信号的频谱为离散谱线,因此信号频谱在1 600 Hz×k(k=…-2，-1，1，2…)谱线上不为零，经RRC低通滤波后仅在-1 600 Hz和1 600 Hz处有两根谱线。
    基带信号与3 200 Hz的载波信号混频，则同相分量频谱为3 200 Hz处的一根谱线,正交分量频谱为1 600 Hz和4 800 Hz处两根强度大小相等的谱线。因此发送端输出的HART C8PSK前导码频谱应为离散的三根谱线，其中1 600 Hz和4 800 Hz处谱线大小相等。
    在接收端前导码信号经下变频和成型滤波后，若载波相位已初步恢复，则前导码基带信号中正交分量为近似直流，而同相分量频谱应仅在1 600 Hz处存在谱线。所以通过测量同相分量与正交分量中的直流值可以快速初始化载波相位，而位定时信息可以利用确定的同相分量信号特点快速确定。
3 HART C8PSK信道估计与均衡衡器设计
3.1 信道估计
　信道估计常用的方法如LMS自适应法，前导码自相关法等均需要信号采样率下多个乘法器并行计算[4-5],对于功耗和面积要求很高的HART C8PSK接收机并不合适。
　HART通信使用双绞线，信道传输模型相对固定，其频率响应为:

其中R、L和C分别表示双绞线的单位长度的电阻、电感和电容，l为双绞线长度，f为传输信号的频率。由此可见,若双绞线类型和长度一定，当频率较小时，仅有较小的幅度衰减；随着频率变大，信号幅度和延时畸变均变大。在HART使用的信道频段内信道模型如图2所示。

    由于HART有线信道对前导码信号中1 600 Hz和3 200 Hz频率成分衰减较小，而对4 800 Hz频率成分畸变较大，因此图2中仅示意性标注出了4 800 Hz频率成分的畸变。不同的HART有线信道低通衰减效果不一样，即图2中的低通衰减模型的斜率不一样，对前导码信号的不同频率的衰减也就不一样。本文采用比较前导码1 600 Hz分量功率与4 800 Hz分量功率之比R来估计信道模型。大量的实验证明，R与一阶HART有线信道极点关系如表1所示,表1仅列出了信道畸变较大时的对应关系。从表中可以看出，为了更好地识别和均衡信道畸变，信道分类应以R近似等差分布为基础。

    连续信号AD转换产生频谱镜像,前端模拟带通滤波减小信号与高频噪声镜像产生的混叠。信号采样率过低会使模拟前端的带通滤波滚降因子要求过高，将大幅提高模拟前端功耗，因此HART基金会建议采样率至少超过6倍符号率，本设计取采样率为8倍符号率。由前面信号分析知,前导码信号频谱含三处谱线：1 600 Hz、3 200 Hz和4 800 Hz，即前导码期间信号为1 600 Hz的周期信号，一个周期内正好采样16个点。信道估计算法如下：

其中Samp(k)表示第k个采样点。由三角函数周期性可知,这里仅需要sin22.5°、sin45°与sin67.5°的8位查找表，即可实现采样值与三角函数卷积求取信号频谱。其中sin22.5°与sin67.5°的8位三角函数查找表在完成信道估计后将会在位定时和相位估计中复用，因此有利于系统功耗面积减小。
3.2 基于CSD编码的预置式分数间隔均衡器设计
    CSD编码技术常用于滤波器设计，减小信号与滤波器系数卷积运算功耗。CSD数是有符号2幂数SD(Signed Digital)的一种特例，也是最佳表示。SD数的基本元素为{-1，0，1}，CSD数是SD数的唯一表示，其中任意两个非零比特不相邻[6]。
    根据信道估计结果，控制器从预置的均衡系数表中选择最合适的一组系数用于信道均衡，本设计采用两倍符号率分数间隔均衡器，每个符号只需两个采样。以下以信道极点在4 000 Hz左右，即信道畸变最严重时，讲述均衡器系数CSD编码生成过程。首先使用常规均衡器设计方法计算信道极点在4 000 Hz时均衡器系数：
    [0.004 0,-0.009 4,-0.019 1,1.026 4,-0.007 6,0.002 5,-0.000 0]+i[-0.004 0,0.017 4,-0.048 9,-0.076 8,0.159 6, -0.052 1, 0.011 2]
其中i表示复数的虚部。然后对系数进行归一化处理：
    [0.004 2,-0.010 3,-0.014 9,1.000 0,-0.019 0,0.006 1,-0.000 7]+i[-0.003 7,0.016 1,-0.048 8,0, 0.154 1,-0.050 3,0.010 7]
   再求取系数的二进制形式
   00000000010001+11111111110001×i
   11111111010110+00000001000010×i
   1111111000011+11111100111000×i
   01000000000000+00000000000000×i
   11111110110010+00001001110111×i
   00000000011001+11111100110010×i
   11111111111101+00000000101100×i
   最后使用CSD编码:
   00000000010001+000000000-10001×i
   00000000-10-10-10+00000001000010×i
   0000000-10010-1+00000-10100-1000×i 
   1+0×i 
   0000000-10-10010+00001001000-100×i
   00000000011001+00000-1010-10010×i
   00000000000-101+00000000101100×i
   从编码的结果可以看到，保证相同计算精度下，原来的一个乘法计算平均需要用3个加法器实现，功耗可大幅减小。由于在信道估计阶段不进行均衡计算，均衡计算使用的加法阵列可复用于位定时同步和相位同步初始化，同时本设计的面积也得到大幅减小。
4 HART C8PSK位同步设计
　位同步直接影响码元判决，位同步算法需要的信号采样率决定了大功耗电路均衡器的计算频率。HART C8PSK是一种短突发通信,常规的迟早门算法、Gardner算法、M&M算法收敛速度较慢，不能直接使用[7]。本设计将位同步分为初始化和跟踪两个部分实现。

    以上每个采样点的Ti(m)计算分为两个数据窗进行，第一个数据窗求和仅需一个加法和一个减法运算，第二个数据窗是第一个数据窗的延时。位同步初始化所需的加法器与移位寄存器链复用均衡器CSD编码使用的加法器阵列和移位寄存器链，即将相位初始算法编码成一组伪CSD码来控制均衡器实现，整个算法结构简单，功耗小。

　由于载波相位跟踪只需在判决点处采样工作，而位同步跟踪在每个符号内仅需两个采样，因此均衡器和差值器仅需工作在两倍符号率下。同时位同步跟踪和载波相位跟踪发生在一个符号的两个不同采样点，并且两者采用了相同结构的低通滤波电路，因此不仅有利于进一步减小系统正常工作时的功耗，而且可以复用低通滤波电路。
5 HART C8PSK功耗分析、仿真与应用效果
   HART C8PSK模拟前端与现在广泛使用的HART FSK基本相似，以下仅讨论数字部分的功耗。图3为数字部分的基本框图，图中标出了每个符号解调各个部分所需的计算频率。

   在信道估计与位定时初始化期间，由于均衡器和插值器等高功耗运算未启动，系统功耗较小，因此这里只分析系统均衡器和插值器启动后的系统功耗。与图1相比，对于一个符号的解调，新结构混频器部分少用一次乘法，相同精度下RRC查表规模减小12.5%，均衡器部分计算频率减少了4/5，而且经CSD编码后每次计算功耗约为以前的30%，位定时恢复和载波相位恢复计算频率不到以前的12%，而且乘法通过复用信道估计查表实现。由于在跟踪期间计算频率低，因此新的结构功耗比原设计大大减小。
   图4是整个系统仿真结果。信道均衡系数表中存储有4 000 Hz和4 600 Hz等均衡系数CSD编码组，在仿真中信道极点设置为4 300 Hz， 即测试信道均衡效果最差情况下的系统性能。仿真中模拟前端的带通滤波设置为2阶500 Hz低通滤波和4阶10 000 Hz高通滤波组成(此系数完全兼容HART FSK)，AD采样使用8位定点数，可变增益放大电阻网络控制字为5 bit，混频器三角函数表地址宽为9 bit，其数据长度为10 bit，RRC使用35阶系数(由于系数中心对称，实际是18个系数)的7 bit查表实现。据HART基金会统计，HART信道噪声在严重时会达到16 dB，仿真中设置系统噪声为14 dB。
   图4(a)为每两个符号求取一次谱线强度比值的仿真结果，可以看出第8个符号以后谱线强度的比值基本稳定，但为了消除随机因素的干扰，同时为给相位初始化和位定时初始化充足的时间，在第14个前导码处求取两个谱线强度比值。
　图4(b)为均衡器输出的同相分量和正交分量，在信道估计阶段，均衡器未启动，其加法阵列用于载波相位和位定时初始化，因此其输出为零。当均衡器刚启动时，载波相位和位定时恢复有一定的误差，因此输出有较大的波动。但在前导码的最后4个符号期间，输出的同相分量和正交分量与理想波形相比仅有较小的噪声干扰，说明在有效数据接收前，位同步跟踪已经基本稳定，误差很小。
    图4(c)中可以看出，在码元6和2附近有十几个码元解调后偏差较大，这是图4(b)均衡器刚启动时接收信号解调后的另一种表现。而其他相位点收敛性很好，系统进入有用信号解调时，系统收敛性很强，因此并不影响有用信息解调。

    从系统仿真结果可以看出，本设计的信道估计结果波动很小，有利于不同信道识别细化；在信道估计细化前提下，均衡器CSD编码设计不仅结构简单，而且均衡效果很好；位定时采用的初始化加跟踪结构不仅系统计算量小，而且系统收敛性好。
    HART C8PSK硬件测试使用Altera公司的EP1C12Q240C8N FPGA实现以上接收机数字部分。通信介质选用3根长度为1 000 m，型号为HRPVSP-2x2.5屏蔽双绞线，分别测试在1 km，2 km和3 km长度下通信状况。测试表明,使用相同的信息帧，HART FSK平均每秒完成2次通信，HART C8PSK平均每秒完成8次通信，两者的速度均与导线长度无关，HART C8PSK通信错误率几乎不受导线长度影响。
    本文根据HART C8PSK的信号特点，给出了高速HART C8PSK接收机关键的位同步和均衡器结构设计。在分析信号特点基础上，通过选取合适的采样速率、高效复用查表结构代替乘法运算、预置式分数间隔均衡器CSD编码设计和减少系统高功耗部件工作频率，大幅减小了系统的功耗，同时通过资源复用减小系统的面积，最后仿真证明了整个结构具有很好的稳定性和收敛性。同时，本文的研究方法对有线信道模拟和数字信号混合传输以及短前导码线性调制解调都有一定的参考价值。
参考文献
[1] PRATT W. The HART PSK physical layer. A Status Report to HCF Members [R].HCF,2000:6-7.
[2] HART communication foundation. HART C8PSK Physical Layer Specification [R]. HCF, 2001: 16-26.
[3] ROSEMOUNT F. High speed HART prototype modem project, prepared for the HART communication foundation[R].HCF,1999:35-60.
[4] BIGUESH M, GRESHAM A B. Channel estimation: optical training and tradeoffs between estimation techniques  communication[C]. 2004 IEEE International Conference, 2004(5):2658-2662.
[5] MEYR H, MOENECLAEY, FECHTEL S A.Digital communication receivers: synchronization, channel estimation, nd signal processing[M]. New York: Wiley-Interscience, 1998:723-762.
[6] SERNA A D L, SODERSTRAND M A. Tradeoff between FPGA resource utilization and round off error in optimized    CSD FIR digital filter [C].IEEE Asilomar Conference, 1994:1044-1047.
[7] GARDNER F M. A BPSK/QPSK timing Error Detector for Sampled Receiver[J]. IEEE Trans on Comm. 1986,34(1):423-429.
[8] GARDNER F M. Interpolation in digital Modems Part I:Fundamentals. IEEE Transactions on Comm. May 1993:501-507.