头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 一种基于FPGA实现的ARINC659总线分析仪设计与实现 随着航空系统综合化复杂度的增加，如何高效监控总线数据行为、实时对数据分析、进行故障诊断及定位是航空电子系统面临的重要问题。提出一种基于FPGA开发的ARINC659总线分析仪设计方案，主要实现了ARINC659总线数据的监控、采样、存储及故障注入测试，可以通过通信接口将总线数据触发实时分析并评估总线行为，为ARINC659总线数据实时分析提供了完善、可靠的测试手段。 发表于：2016/11/30 腾讯和阿里参投可编程芯片公司Barefoot 近日，可编程芯片Barefoot Networks刚刚完成了其第三轮融资，共融资2000万美元。值得一提的是，来自中国的互联网公司阿里巴巴和腾讯参与了这轮融资。 发表于：2016/11/30 基于CAZAC序列的OFDM时频同步方案及FPGA实现 提出了一种基于CAZAC序列的OFDM时频同步方案，给出了方案各部分的FPGA实现框图和硬件电路实测效果。首先利用时域同步参考符号进行分段相关得出定时估计，然后结合最大似然法进行粗小偏估计，再将同步参考符号和FFT解调变换至频域，利用两个符号中所填充的CAZAC序列的差异性完成整偏估计，最后使用这两个同步参考符号进行细小偏估计。理论分析与仿真结果表明，与传统方案相比，本方案定时估计性能较好，频偏估计精度高，同时具有很好的工程实用性。 发表于：2016/11/23 基于Sobel算法图像边缘检测的FPGA实现 针对嵌入式软件无法满足数字图像实时处理速度问题，提出用硬件加速器的思想，通过FPGA实现Sobel边缘检测算法。通过乒乓操作、并行处理数据和流水线设计，大大提高算法的处理速度。采用模块的硬件设计，保证了系统的可移植性和系统的扩展性。最后使用Verilog HDL编程实现算法处理，并用Modelsim和MATLAB进行了仿真和验证。 发表于：2016/11/18 Intel重申FPGA发展路线 四个保证稳定军心 一年前，Intel斥资167亿美元收购Altera，成为2015年业界最轰动的新闻，自此，FPGA产业界的两大神话之一变身为Intel公司的可编程解决方案事业部（PSG）。对此，人们关心最多的便是PSG事业部未来的发展方向。在日前举办的英特尔 SoC FPGA 开发人员论坛 (ISDF)上，英特尔PSG SoC FPGA产品营销资深总监 Chris Balough从四个方面对此作出了正面解答。 发表于：2016/11/15 基于异构信号处理平台的自动代码生成工具 针对新型异构通信信号处理平台系统复杂、开发难度大、开发周期长、应用复杂等问题，提出了一种新型综合性的代码自动生成工具。通过实现通信信号处理平台中框架配置文件、要素宏定义文件、硬件驱动源代码框架、软件组件源程序框架、装配粘合代码的自动生成等功能，不仅可满足平台在实时性、分布式、可靠性等方面要求，而且可保证平台中软硬件编程的一致性，缩短了开发周期，大大减少需要手工编写开发和测试代码的工作量。 发表于：2016/11/15 基于SystemVerilog语言的像素cache验证平台的实现 以SystemVerilog为基础，对自主研发的GPU“萤火虫2号”中像素cache部分搭建可重用的验证平台。该平台可以自动完成整个验证过程，并将验证结果打印到Linux终端和文件当中，方便程序员检查验证结果。实验结果表明，该验证平台对像素cache的功能验证覆盖率可以达到100%，并且具有良好的可重用性，能够全面、正确地完成RTL级功能验证，有效地提高了验证的效率和质量。 发表于：2016/11/10 紫光同创：志做国产FPGA先锋 FPGA领域，国外几家大厂一直占据明显优势。我国集成电路产业的振兴，国产FPGA的发展不可或缺。国产FPGA厂商发展如何？面临哪些机遇和挑战？第88届中国电子展期间，深圳市紫光同创电子有限公司常务副总裁王佩宁先生接受了AET记者专访，对紫光同创电子有限公司的最新发展作了深入介绍。 发表于：2016/11/10 基于FPGA的XFA约束重复检测匹配 针对目前正则表达式匹配中约束重复问题所带来的空间消耗爆炸以及失配等问题，基于FPGA设计了一种硬件约束重复检测匹配模块，该模块与基于并联ROM的XFA匹配模块相结合，可以快速实现约束重复的检测和匹配。通过定义约束重复参数存储器，计数模块仅消耗少量的硬件资源即可实现约束重复的检测匹配。实验中计数模块可实现Gbps的吞吐量，同时使正则表示式规则存储空间压缩50%以上。 发表于：2016/11/9 基于FPGA的DSC高速译码器设计及实现 采用易于FPGA实现的归一化最小和算法，通过选取合适的归一化因子，将乘法转化成移位和加法运算。在高斯白噪声信道下，仿真该译码算法得出最佳的译码迭代次数，并结合Xilinx XC7VX485T资源确定量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡，并在Xilinx XC7VX485T芯片上实现了该译码器，其吞吐率可达197 Mb/s。 发表于：2016/11/9 <…159160161162163164165166167168…>
