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  • DE2_实验练习解答—lab5_Clocks_and_Timers_【Verilog】【Digital_Logic】 hbcxzcj 14 2015-08-13
    标签: AlteraVerilogQuartus II
  • DE2_实验练习解答—lab4_counters【verilog】【digital_logic】 hbcxzcj 15 2015-08-13
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  • DE2_实验练习解答—lab_2:数字和显示(digital_Logic)(DE2) hbcxzcj 18 2015-08-13
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  • DE2_实验练习解答—lab_1_(Digital_Logic)_(DE2)_(Quartus_II) hbcxzcj 21 2015-08-13
    标签: AlteraVerilogQuartus II
  • Altera Quartus II 入门教程(基于Altera DE2 板和原理图设计) hbcxzcj 73 2015-08-13
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  • Demo——Vivado第33讲功耗和优化 yangh 4399 2015-03-09
    标签: Vivado功耗Demo
  • vivadoIP集成器 bjtiger 170 2014-09-23
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  • FPGA时序问题一例——同步接口和输出寄存器布局位置约束 ediweizhang 207 2014-07-09
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  • Vivado设计套件技术白皮书 admin 317 2014-06-25
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  • 全新SDNet软件定义规范环境——实现业界首款“软”定义网络解决方案 chenyy 43 2014-04-29
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