0 引言

    锁相环路在模拟和数字通信以及无线电等各个领域中有着广泛的应用。与模拟锁相环相比，全数字锁相环有着易于集成、通用性高、成本较低等优点，克服了模拟锁相环直流零点漂移、抗干扰能力差、易受环境温度变化影响的缺点。因此，随着数字技术的飞速发展，全数字锁相环已成为国内外学者研究的热点^[1-5]，其中如何提高锁相范围、降低系统功耗等是研究者重点关注的问题之一。

    本文阐述了由可变相位累加器构成的全数字锁相环的系统结构与工作原理，详细说明了可变相位累加器(Variable Phase Accumulator，VPA)的电路结构，介绍了采用EDA（电子设计自动化）技术设计该全数字锁相环的方法，并给出了系统仿真与硬件实验结果。最后，将所提出的新型全数字锁相环与传统全数字锁相环的主要参数进行了比较分析。

1 全数字锁相环的结构及工作原理

    基于可变相位累加器的全数字锁相环的电路结构如图1所示^[6-8]，该电路由数字鉴相器(Digital Phase Detector，DPD)、数字环路滤波器(Digital Loop Filter，DLF)、数控振荡器(Digital-controlled Oscillator，DCO)三部分组成。

    该锁相系统采用正向过零型鉴相器，鉴相器中的寄存器是由一组D触发器构成。DCO模块输出的并行码就是相位码M，它反映了输入信号和输出信号之间的瞬时相位差。DCO 的输出相位码M并行送到D 触发器的D端，而输入信号与该触发器的时钟信号端相接。当输入信号U_i上升沿到来时，对D触发器输入端的相位码进行采样，此时，D触发器组锁存的相位码B便是锁相系统此刻的瞬时相位误差，从而完成了数字鉴相的功能。

    数字环路滤波器在环路中对输入噪声起抑制作用，并且对环路的校正速度起调节作用。该环路滤波器的积分环节主要由可变相位累加器1构成。鉴相器输出的相位误差码B经积分环节和比例环节后，产生相应的积分与比例控制信号，将这两组数码经全加器相加后，便可生成PI(比例积分)控制信号G，该信号用于调节数控振荡器的频率。改变比例系数或积分系数，可以调节PI控制参数。在数字环路滤波器(DLF)和数控振荡器(DCO)之间插入一个缓冲寄存器，其目的是使DLF输出的控制码组能够在同一瞬间并行送入DCO。

    数控振荡器(DCO)由可变相位累加器2构成。若可变相位累加器的位数为N，NL和NH分别表示可变相位累加器低位数组与高位数组的输入端口，则NL接DLF的PI控制码组G，NH接锁相频率控制码组J（该参数可从环路系统外部自由设定）。

    在环路锁相过程中，鉴相器随时监测输入信号U_i与输出信号U_o之间的瞬时相位误差，当相位误差发生变化时，PI控制信号也将随之变化，进而可改变累加器的分频系数，以调节数控振荡器输出信号的频率，减小相位误差的变化，通过反馈系统的闭环调节，最终使整个环路达到锁定。

2 可变相位累加器（VPA）的电路结构

    8位可变相位累加器的电路结构如图2所示^[9-10]。它主要由两部分组成，其中6位全加器与寄存器构成内部累加器，完成对6位输入信号B的累加，其输出信号作为VPA输出信号M的高6位M[8:3]。另一部分由计数控制器与2位计数器构成可控计数器，其输出信号作为VPA输出信号M的低2位M[2:1]。

    可控计数器的计数方式受累加器输出信号第3位数码M[3]的控制，其计数控制逻辑如表1所示。当M[3]为0时，计数器保持初值00不变；当M[3]为1时，计数器进行从00至11的递增计数。由于内部累加器的时钟信号clk1是系统时钟信号clk的4分频，则该累加器需要经过4个系统时钟周期再进行一次累加操作。

    本文所提出的可变相位累加器可以根据需要增加输入与输出信号的位数，其内部累加器和可控计数器的位数也可随意调整。

3 可变相位累加器结构的数控振荡器与积分器的设计

    数控振荡器的电路结构如图3所示，它由28位可变相位累加器2构成。它主要由两部分组成，其中23位全加器与寄存器构成内部累加器，完成对23位输入信号的累加。其输入信号由来自数字滤波器输出的PI控制字G与来自环路外部端口的锁相频率控制字J组成。内部累加器输出信号作为VPA输出信号M的高23位M[28:6]。另一部分由计数控制器与5位计数器构成可控计数器，其输出信号作为VPA输出信号M的低5位M[5:1]。可控计数器的计数方式受累加器输出信号第6位数码M[6]的控制。当M[6]为0时，计数器保持初值00不变；当M[6]为1时，计数器进行从00000至11111的递增计数。由于累加器的时钟信号clk1是系统时钟信号clk的32分频，则该累加器每经过32个系统时钟周期完成一次累加操作。

    同理，积分器由24位可变相位累加器1构成。其电路结构与数控振荡器类似，只是此电路中内部累加器取19位，其输入端口是来自鉴相器的输出信号。

4 全数字锁相环整体设计与实验验证

    该全数字锁相环整体设计采用自顶向下的设计方法，首先，按照系统整体设计方案确定系统模块的划分，再利用超高速集成电路硬件描述语言（VHDL）分别对各个模块进行设计，最后，将各个模块连接起来构成系统顶层电路，其电路连接图如图4所示。其中，输入信号Ui与鉴相器、积分器以及缓冲寄存器模块的时钟信号输入端CLK相接，作为这些模块的时钟触发信号；系统时钟信号与数控振荡器模块的时钟信号输入端CLK相接。

    鉴相器中D触发器组的输入端D与数控振荡器的输出端M相接，接收来自系统输出端的反馈信号。鉴相器的输出端Q分别与积分器的输入端B和全加器的输入端Y相接，输出系统的瞬时相位误差信号，改变这二个端口的连接方式，可以分别调节积分系数与比例系数。积分器的输出端M与全加器的输入端X相接，其输出端S与缓冲寄存器的输入端D相接，从该寄存器Q端输出的信号便是PI控制信号。该信号送入数控振荡器的输入端G，锁相频率控制信号J送入数控振荡器的输入端J，这两组信号共同组成数控振荡器的频率控制字，用于调节其输出信号的频率。数控振荡器输出端M的信号，就是锁相系统的输出信号，同时又反馈到鉴相器的输入端D，以实现系统的闭环控制。

    在全数字锁相环的系统仿真实验中，取系统时钟clk频率为500 MHz，输入信号频率为0.06 MHz，全数字锁相环的系统仿真波形如图5所示，其中ui为该锁相环的输入端口，m24至m28为输出端口。从系统仿真图中可见，从m26端口输出的信号与输入信号同相，从m25和m24端口输出的信号分别为输入信号的2倍频和4倍频信号，从m27和m28端口输出的信号分别为输入信号的2分频和4分频信号。

    若取输入信号频率为3.92 MHz，其系统仿真波形如图6所示，同理，当环路锁定时，在系统m24至m28不同的输出端，也可分别得到与输入信号ui同相、倍频或分频信号。

    图7给出了用FPGA实现的基于可变相位累加器全数字锁相环的硬件电路测试波形。系统仿真与硬件测试结果都表明，该系统能够实现锁相功能。

    取系统时钟频率为500 MHz，分别对传统全锁相环和基于可变相位累加器的全数字锁相环进行了系统仿真实验，并对这两种类型电路的系统功耗、锁相范围和所占用FPGA芯片逻辑资源等情况进行了对比分析，其分析结果如表2所示。由分析结果可知，本文所提出的新型全数字锁相环与传统全数字锁相环相比较，其功耗降低了38 140 μW，所占用FPGA芯片的逻辑资源略有减少，锁相频率范围扩大了10倍。

5 结论

    本文所提出的基于可变相位累加器的全数字锁相环优化了系统的电路结构，在不增加所占用FPGA芯片逻辑资源的情况下，可拓展系统环路的锁相频率范围，提高锁相频率，降低系统总功耗。由于该锁相环内部的信号是并行传输，故可大大提高系统的锁相速度。而且，从锁相环不同的输出端可以分别得到与输入信号同相、倍频或分频信号。

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作者信息:

杨檬玮，田  帆，单长虹

(南华大学 电气工程学院，湖南 衡阳421001)