头条 美中印欧等正合作打造RISC-V开放标准芯片架构 7 月 8 日消息，据南华早报 7 月 7 日报道，阿里巴巴集团副总裁、达摩院玄铁团队负责人戚肖宁表示，尽管美中技术竞争激烈，但全球 RISC-V 芯片架构合作依然坚韧。 最新资讯 基于模型的设计 | Preceyes加速全球首款眼科手术机器人的开发 玻璃体视网膜手术，整个手术需要在眼内进行，手术时需要较高的精准度和稳定度，对于人工手术来说难度极大。随着人口老龄化的加剧，玻璃体视网膜类疾病患者数量大幅攀升，亟待研发具备更高手术精度的新治疗方案。比如，视网膜静脉阻塞的一个潜在疗法，即把一根直径仅有人类发丝直径大小的细针插入至阻塞处并保持静止 10 分钟，这种手术，即使对于经验最丰富的外科医生来说，也是几乎不可能完成的。 发表于：2020/8/26 赢下反垄断诉讼之后，高通的危机仍未完全解除！ 8月25日消息，继本月初高通成功赢得美国联邦贸易委员会（FTC）针对其的反垄断诉讼之后，美国当地时间本周一，英特尔、联发科等芯片厂商以及特斯拉、福特、本田和戴姆勒等多家汽车制造商联合敦促FTC寻求上诉。 发表于：2020/8/26 近乎完美的DDS正弦波信号音生成器 在测试和验证分辨率高于16位的高精度快速模数转换器（ADC）的交流性能时，需要用到近乎完美的正弦波生成器，该生成器至少支持0 kHz至20 kHz音频带宽。通常会使用价格高昂的实验室仪器仪表来执行这些评估和特性表征，例如Audio Precision提供的音频分析仪AP27xx或APx5xx系列。大多数情况下，24位或更高分辨率的现代高速SAR和宽带Σ-Δ ADC都采用单电源和全差分输入，因此要求用于DUT的信号源具备准确的直流和交流性能，同时提供全差分输出（180°错相）。同样，这款交流生成器的噪声和失真水平应该远优于这些ADC的规格，根据大部分供应商提供的规格，其本底噪声水平远低于 -140 dBc，失真水平低于-120 dBc，输入信号音频率为1 kHz或2 kHz，最高可达20 kHz。有关适合高分辨率带宽ADC的典型测试台的典型测试配置，请参考图1。最关键的元件就是正弦波生成器（单信号音或多信号音），其中基于软件的直接数字频率合成器（DDS）可以提供完全的灵活性、极高的频率分辨率和时钟同步性能，利用数据采集系统来执行相干取样，以避免泄漏和FFT窗口滤波。 发表于：2020/8/25 设计USB协议接口时的六个关键问题 设计一个使用高速信号进行数据传输的系统有时是十分困难的，尤其是当可供选择的通信协议十分繁多的时候……虽然很多通信协议都是高速信号的理想选择，但其中有一个协议特别受欢迎，那就是USB协议。它通常和游戏、汽车音响主机 、PC和笔记本电脑应用联系在一起。由于支持多种类型的数据传输和高功率充电，USB协议已成为一种更通用的高速数据协议、接口和电缆规范。 发表于：2020/8/25 全国首台！中国电子推出国产化喷淋式液冷服务器 不到0.1立方米的空间里 喷淋系统不断从机体上方释放低温冷却液 每一滴都精准降落在 芯片及主板上的发热单元 仿佛下着一场蓝色的冰雨 这如同科幻小说里描绘的场景 已经成为了中国电子 解决服务器件精准散热难题的黑科技“秘方” 快来和小E一探究竟吧 发表于：2020/8/25 成就电子电路设计高手(15)，电子电路设计之设计案例介绍(下) 电子电路设计内容通常较多，想要了解大部分电子电路设计知识点，需要时间和实践。为帮助大家增进对电子电路设计的认识，本文将对电子电路设计的设计案例予以介绍。 发表于：2020/8/25 成就电子电路设计高手(14)，电子电路设计之设计案例介绍(中) 电子电路设计内容广泛，学习电子电路设计的朋友通常需要一定时间才能很好掌握。现实中，电子电路设计发挥着重要作用。因此，为增进大家对电子电路设计的认识，本文将承接上文对电子电路设计的一些案例加以介绍。 发表于：2020/8/25 成就电子电路设计高手(13)，电子电路设计之设计案例介绍(上) 电子电路设计是一个比较大的话题，电子电路设计通常包含的内容较多。对于电子电路设计，小编对其做过诸多介绍。为增加大家对电子电路设计的认识，本文将对一些电子电路设计的实际案例予以介绍。 发表于：2020/8/25 三星官宣X-Cube 3D封装技术：将有效缩小芯片体积 近年来摩尔定律增速不断放缓，而新型应用对高效节能芯片的要求越来越强烈，半导体业界正在积极探索解决方案，包括3D封装等技术。 发表于：2020/8/25 基于Innovus的复杂时钟结构分析及实现 在先进工艺节点下，随着设计规模越来越大，时钟频率越来越高以及时钟结构越来越复杂，最终整个设计收敛对于时钟质量的依赖越来越明显。针对类似多输入动态mux复杂时钟、IP模块多内部输出时钟等复杂的时钟结构，采用分析时钟框图及基于Innovus工具从网表中提取时钟结构的分析方式进行时钟结构上的详细梳理，提出针对时钟结构分析及clock spec的优化方法。同时在一个超大规模的16 nm top design上基于优化后的clock spec进行CTS，并结合multi-tap的clock tree做法，从得到的结果可以发现在run time、clock latency等方面都有较大的提升，能够满足项目要求的时钟长度等要求，有效避免block接口的时序冲突。 发表于：2020/8/24 <…1465146614671468146914701471147214731474…>
