3-DES IP核的VerilogHDL设计
王甫莉1， 陈 健1， 郭晋亮2
摘要： 首先介绍了3-DES算法的加密/解密原理，在此基础上，采用流水线技术，设计了一种高速的3-DES加/解密IP核，并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联，为该IP核设计了输入输出控制信号，同时将其下载到FPGA中进行验证，获得了良好的性能。
Abstract：
Key words :
摘 要：首先介绍了3-DES" title="3-DES">3-DES算法的加密/解密原理，在此基础上，采用流水线技术" title="流水线技术">流水线技术，设计了一种高速的3-DES加/解密IP核，并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联" title="互联">互联，为该IP核设计了输入输出控制信号" title="控制信号">控制信号，同时将其下载到FPGA中进行验证，获得了良好的性能。
关键词：3-DES IP 流水线
此内容为AET网站原创，未经授权禁止转载。