随着芯片技术的发展，基于片上系统SoC（System on Chip）架构的开发设计成为现实，数字接收机的性能得到了很大的改进。本文根据Altera公司提出的最新SoC架构，选取Cyclone V SX C6系列芯片，设计实现一款中频数字接收机，与参考文献[1-2]设计思想一样，目的是为了让接收机系统更加快速、灵活、可靠和一体化。文章首先简要介绍SoC，然后介绍接收机系统框图设计，接着介绍各功能模块的实现，最后搭建实验环境测量接收机工作性能。

1 SoC简介

    SoC作为一种片上系统，在FPGA架构中集成硬核处理器系统HPS（Hard Processor System），包括ARM处理器、常用外设和存储器控制器等，具有硬核逻辑的性能、功耗和成本优势；SoC采用经过优化的低功耗28 nm（28LP）工艺技术，HPS和FPGA架构独立供电，并可任意顺序配置和启动；SoC架构之间使用先进可扩展接口AXI（Advanced eXtensible Interface）总线互联，实现数据的高速交换；SoC提供高达128 Gb/s的带宽，并且具有高速缓存连续硬件加速器，实现了HPS与FPGA之间数据的一致性。

2 中频数字接收机设计

    FPGA包括精度可变的DSP模块，224个18×18乘法器。乘法器可用于实现快速傅里叶变换、解码、有限脉冲响应（FIR）滤波器等功能，DSP模块可实现快速基带信号处理运算，让整个系统具有实时动态信号的处理能力。HPS核心ARM Cortex-A9双核处理器，运行速度为800 MHz。系统外部设备包括：射频前端、A/D转换器、时钟源、DDR3存储器、SD卡、上位机等。本文中FPGA功能模块主要包括数字下变频DDC（Digital Down Converter）和基带信号处理等功能。HPS功能模块主要包括设备初始化、网络初始化、命令解析和传递、数据接收和发送等功能。接收机系统设计框图如图1所示。

    图1中HPS-FPGA接口包括HPS-to-FPGA Bridge、FPGA-to-HPS Bridge、LW HPS-to-FPGA Bridge，接口的数据流方向如图2所示。其中LW HPS-to-FPGA Bridge用于控制通道，HPS-to-FPGA Bridge、FPGA-to-HPS Bridge用于数据传输。采用Quartus II软件系统集成工具Qsys使Altera的Avalon总线与ARM的AXI总线混联，配置HPS-FPGA接口参数，便可实现HPS与FPGA通信。A/D转换器与主板通过高速中间接口HSMC（High Speed Mezzanine Card）相连，满足中频数据的高速传输要求。接收机与上位机通过网线连接，采用TCP或者UDP协议传输。

2.1 FPGA功能模块

    数字下变频技术包括数字混频器、数字控制振荡器NCO（Numerically Controlled Oscillator）和有限脉冲响应FIR（Finite Impulse Response）低通滤波器三部分，实现将高速率信号下变到低速率基带信号。基带信号处理包括频谱分析、国际电信联盟ITU（International Telecommunication Union）参数测量、场强计算、音频解调功能。使用FPGA实现数字下变频和基带信号处理，既能消除射频链路引进的干扰，还能进行增益补偿。

    根据参考文献[3-4]提出的DDC模型各自特点，本文采用改进的超外差接收体制中的宽带中频数字化的DDC模型，如图3所示。NCO采用效率较高的查表法实现，数字正交解调将数字中频信号变换为正交I/Q两路信号，便于数据采集和信号处理。为了消除数字接收机I/Q支路不平衡，对I/Q支路进行时域补偿，减少系统的误码率^[5]。采用正交变换后，可以很容易计算信号的瞬时频率、瞬时幅度和瞬时相位，有利于对信号频谱计算、抗干扰等处理^[6]。多级抽取系统对数据进行抽样滤波，便于后续基带信号处理，提高处理速度。FIR低通滤波器采用参考文献[7]提出的一种优化结构FIR滤波器设计，实现乘法器的复用，提高滤波器的吞吐率，一个时钟周期完成一次滤波，节省FPGA资源^[7]。

2.2 HPS功能模块

    程序采用模块化设计思想，将设备、网络、命令、数据模块封装成类，便于维护和拓展。开发多线程运行，使接收机同时执行接收上位机命令、数据读取和发送等功能。主线程启动后，首先进行设备初始化，然后等待上位机发送网络连接请求。当网络连接成功后，等待接收上位机命令，解析命令，执行相应操作。如：控制射频前端接收频率、射频衰减、I/Q数据获取、采样带宽、中频衰减等。子线程根据命令要求负责从FPGA端读取数据，通过网口发送数据到上位机显示。主线程程序工作流程如图4所示，子线程程序工作流程如图5所示。

3 中频数字接收机应用测试

    搭建监测环境，连接天线、射频前端、接收机、上位机，测试接收机系统是否可以正常工作以及工作性能。上电启动，系统参数设置为中频频率101.7 MHz、滤波带宽120 kHz、垂直极化、常规衰减、快速检波、自动增益。空中无线电监测测试结果包括：频谱图、I/Q时域图、I/Q星座图、场强图、场强概率分布图、ITU测量结果。

    首先选择FM解调制式，测试结果如图6所示，其中ITU结果：正向频偏指数为48.613 kHz，频偏指数为46.283 kHz，负向频偏指数为-42.572 kHz，β%带宽为119.707 kHz，XdB带宽为116.192 kHz。打开声音开关，能清楚地收听到广播声音信号，表明信号解调正确。片上系统中FPGA与HPS数据传输速率实测达到656.45 Mb/s。

    然后选择AM解调制式，测试结果如图7所示，其中ITU结果：正向调制深度为5%，负向调制深度为-36%，调制深度为40%，β%带宽为119.707 kHz，XdB带宽为117.950 kHz。打开声音开关，能清楚地收听到广播声音信号，表明信号解调正确。片上系统中FPGA与HPS数据传输速率实测达到652.37 Mb/s。

    本文根据软件无线电思想和基本原理^[8]，提出了一种基于SoC芯片方案的中频数字接收机设计。利用FPGA的数据运算处理速度优势，完成设计了接收机的数据处理主要功能，提高系统实时性能，实现对信号的迅速响应。利用ARM核处理事务的优势，实现对接收机系统的配置和调度。选取Cyclone V SX C6系列为主芯片，完成软硬件设计。搭建实验环境测量接收机工作性能，结果表明本文所设计的中频数字接收机能准确地、快速地测量出信号的各个参数，满足信号监测要求。

参考文献

[1] Deng Jun，Huang Xu，Liu Lintao，et al.Design and implementation of a mixed SoC for IF digital software radio receiver[C].Advanced Computational Intelligence(ICACI)，2013 Sixth International Conference on，IEEE，2013：262-265.

[2] SALMAN A H，ADIONO T，CAHYADI W A，et al.SOC design and FPGA implementation of Digital TV receiver[C].Telecommunication Systems，Services，and Applications(TSSA)，2012 7th International Conference on，IEEE，2012：125-129.

[3] Pang Long，Zhu Bocheng，Chen He，et al.A highly efficient digital down converter in wide band digital radar receiver[C].Signal Processing(ICSP)，2012 IEEE 11th International Conference on，IEEE，2012，3：1795-1798.

[4] Liu Huaming，Li Guangjun，Yan Bo，et al.A 100 MHz digitaldown converter with modified FIR filter for wideband software-defined radios[C].Electronics and Information Engineering(ICEIE)，2010 International Conference On，IEEE，2010，2：540-544.

[5] 唐世刚，龚克，潘长勇，等.数字接收机I/Q支路不平衡的时域补偿[J].清华大学学报(自然科学版)，2007，47(1)：49-52.

[6] 黑蕾，程刚，孙卫平.基于DSP和FPGA的中频数字接收机的设计[J].弹箭与制导学报，2007(5)：177-178，182.

[7] 田黎育，袁一丹，李晓阳，等.基于FPGA的在线可重配置数字下变频器的设计与实现[J].北京理工大学学报，2013(3)：021.

[8] 杨小牛，楼才义，徐建良.软件无线电原理与应用[M].北京：电子工业出版社，2001.