IBM和Leti在IEDM上分别发表了几篇论文，其中包括联合纳米片论文。 我有机会与IBM高级逻辑与内存技术总监Huiming Bu和IBM高级工程师Veeraraghavan Basker一起坐下来聊聊，同时还采访了Leti的高级CMOS实验室负责人Francois Andrieu和流程与集成工程师Shay Reboh，一起谈及了他们的工作。

　　IBM对先进工艺未来的看法

　　IBM在奥尔巴尼（CNSE）中心的 Albany 拥有一条开发线，在那里他们开发了5nm技术，现已转让给三星。 现在他们正在从事3 / 2nm工作。 尽管设备架构发生了变化，并且需要使用一些独特的工具，但与5nm相比，更先进工艺的工具复用率很高。 当他们开始在新设备上工作时，他们会在微缩之前使用测试结构来评估设备和材料。 如果使用节点1来开发材料和设备，那么微缩将成为工程问题。

　　IBM的一篇论文是“用于高性能和低功耗应用的纳米片技术中的多Vt解决方案（Multiple-Vt Solutions in Nanosheet Technology for High Performance and Low Power Applications”.）”。 按照他们的说法，水平堆叠纳米片的一个关键挑战是如何实现多个阈值电压（Vts）。 在现在的FinFET，当前的方法是使用各种功函数金属的堆叠，但是在水平纳米片中，片与片之间的间距必须尽可能小，以最小化电容并最大化性能。

　　IBM使用偶极子（dipoles）调谐Vts已有很长的历史。 IBM首次推出高k金属栅（HKMG）时就采用了使用偶极子的gate-first方法。 行业内的其他厂商则采用 gate-last 技术，后者已成为HKMG的主要方法。 但是IBM早期在偶极子领域的经验为他们提供了对纳米线有用的帮助。 用偶极子代替一堆功函数金属可在纳米片中实现多个Vts，并消除了采用纳米片的关键障碍。

　　水平堆叠纳米片的另一挑战是需要首先在不蚀刻硅的情况下使SiGe层凹陷（ recess ），然后再蚀刻掉SiGe层以释放Si层，再一次不蚀刻硅。 在“用于实现高性能逻辑堆叠GAA NanoSheet器件的新型SiGe干法选择性蚀刻”（A Novel Dry Selective Etch of SiGe for the Enablement of High Performance Logic Stacked Gate-All-Around NanoSheet Devices）中，IBM讨论了他们与Tokyo Electron进行的工作，以使用气相各向同性蚀刻（注意： 我相信这是TEL的Certas Wing工具）。 与Si相比，他们能够实现SiGe（25％）的150： 1选择性（selectivity）。

　　在第三篇文章中，我们讨论了“ 全底电介质隔离以实现用于低功率和高性能应用的堆叠式纳米片晶体管 ”（Full Bottom Dielectric Isolation to Enable Stacked Nanosheet Transistor for Low Power and High Performance Applications），IBM在本论文中公开了一种工艺，可以在堆叠的水平纳米片式堆叠下创建电介质，从而降低寄生电容并提高性能。 该电介质是基于氮化硅的，但他们没有透露其形成方式。 最初的纳米片堆叠直接在硅上生长，以提供晶体外延生长，因此，不知何故，它们会蚀刻掉堆叠下方并重新填充。

　　他们还指出，与7nm FinFET相比，高水平的纳米片在恒定功率下性能提高了25％以上，而在相同性能下功率降低了50％。 6、5、4nm FinFET的性能不如纳米片。 纳米片还具有光刻定义宽度的能力，从而可以在同一过程中形成具有最佳静电效果的纳米线，并获得具有更高驱动电流的纳米片。 IBM在2012年左右创建了纳米片的名称，并于2015年与GLOBALFOUNDRIES和三星公司合作发表了5nm纳米片论文。 值得一提的是，三星最近宣布了一项基于联合工作的3纳米工艺，这将于2021年面世。

　　在我询问了用于未来纳米片的替代材料，他们说，第一代纳米片将是硅。 他们进一步指出，除非在后端（BEOL）或寄生（parasitics）方面取得突破，否则替代材料将不值得付出如此复杂的代价。 您可以对齐纳米片的硅方向，以获得更高的迁移率。 超越纳米片到CFET（基本堆叠的纳米片，其中堆叠了n和p型器件），您可以将nFET定向为100，将pFET定向为110，以使两者的迁移率最大化。 我问他们这是否是纳米片之后的事，他们说他们无法发表评论。

　　Leti的观点

　　在我对Leti访谈中，我们讨论了他们与IBM所做的联合论文，“ GAA纳米片晶体管中应变的成像，建模和工程设计 ”(Imaging, Modeling and Engineering of Strain in Gate-All-Around Nanosheet Transistors”)。 在这项工作中，他们再次专注于纳米片/纳米线，他们使用透射电子显微镜（TEM）成像来成像晶格常数并测量应变。 这种技术可以使应变在原子尺度上可视化。

  图1展示了他们对结构所做的初始建模，这使他们期望承受轻微的拉伸。

　　图1.纳米片应变建模，图像由Leti提供。

　　他们在对沟道成像时发现的是，集成流（Integrated flow）对层间介电（ILD）层的沟道施加了压缩应力，这与建模时所期望的拉应力相反。 您可以调节gate stack和触点的应力，Letti在管理应力方面拥有很多专业知识，并且可以使用此技术校准模型。 图2说明了结果。

　　图2.沟道应变的TEM图像，图像由Leti提供。

　　此处使用的应力测量技术是由Leti开发的，并使用了一系列专业技术使其更加精确和敏感。 他们还发现，当您沉积非晶虚设栅极，然后将其重结晶为多晶硅时，体积减小会产生凹穴和拉伸应变。

　　IBM和Leti在IEDM上发表的关于纳米片的工作继续通过改进蚀刻，基于偶极子的Vt控制，通过在叠层下引入介电层降低寄生电容以及对纳米片叠层中应力的理解来使这项技术朝批量生产发展。

　　我们从中也可以看到压力会影响移动性，进而影响设备性能，并且是优化的关键参数。