因为受到传统材料和技术的限制，半导体产业在最近面临翻天覆地的变化。IMEC CMOS 技术高级副总裁 Sri Samavedam早前也在一场媒体采访中，谈及了他们对芯片未来发展的看法。

　　他首先指出，作为摩尔定律基础的密度缩放将继续下去。他举例说到，如果你看看芯片中晶体管的数量多年来是如何演变的，它非常接近摩尔定律。所以说密度缩放按预期进行。

　　但他同时也指出，我们无法从过去使用的通用计算 CPU 中获得性能提升。节点到节点的逻辑器件性能提升已经放缓。因此，您将不得不提出新的材料和设备架构，以在系统级别进一步提升性能。

　　在 IMEC 方面，他们还专注于 STCO，即系统技术协同优化。在这方面，IMEC认为有两种方法，分别是自下而上和自上而下的方法。

　　据介绍，在自下而上中，您关注的技术不仅仅是扩展以在系统级别为您提供性能。例如，您可能需要一种全新的散热技术，让您突破电源壁垒，为您提供系统级性能。再例如，还有不同的内存架构和新颖的内存可以提高机器学习系统的性能。然后，您可能会将 SoC（片上系统）划分为逻辑和内存，并使用 3D 将它们连接起来。这些是自下而上的 STCO 实例。

　　此外，IMEC还开始研究自上而下的系统建模，以确定在系统级别受益最大的技术规范。因为您没有看到纯粹缩放的性能，所以我们必须查看新设备和 STCO 才能获得系统级优势。

　　Sri Samavedam接着说，IMEC还观察到另一个趋势，那就是多年来一直是通用计算主力的 CPU 正在放缓。他指出，IMEC发现出现了更多特定于领域的架构。GPU 就是一个很好的例子。您可以将 GPU 性能视为每单位面积的运算次数或每单位瓦特的运算次数的函数。例如，看看 Nvidia 和 AMD 的 GPU。他们继续做得很好。它们利用了可扩展性，并且可以为可以并行化的工作负载（例如图形处理或机器学习）封装更紧凑、更高效的内核。它们没有表现出我们在 CPU 中看到的相同的性能下降。因此，我们希望看到更多特定领域的计算机架构向前发展。

　　对于大家广泛关注的3nm后FinFET的发展，Sri Samavedam表示，从 14nm 开始，FinFET已经成为五代的主力器件。我们已经在 14nm、10nm、7nm 和 5nm 处看到它作为代工产品。英特尔确实在 22nm 引入了 finFET。在他看来，3nm 也将成为 finFET 最后节点，至少对台积电而言是这样。如果您想要逻辑缩放，则必须缩放标准单元库。当您将标准单元库从 7.5 轨（track）扩展到 6 轨或 5 轨时，可用于构建 finFET 的有源器件宽度正在减少。因此，您可以从 7.5 轨的三个鳍片（fin）到 6 轨的两个鳍片，再到 5 轨的单个鳍片装置。单鳍装置的变化更大。这是 finFET 将停止缩放的原因之一。

　　“GAA将成为继任者”，Sri Samavedam接着说。

　　他指出，如果你用一堆纳米片代替单个鳍片，你可以在每个占位面积上获得更多的设备宽度，并且每个占位面积可以获得更多的驱动电流。这就是您看到从 FinFET 向纳米片过渡的原因。使用纳米片，您可以构建高性能的 5 轨库。纳米片也是一种GAA设备。如果您用栅极包围沟道，您将获得更好的栅极控制，与 FinFET 相比，您可以将栅极长度调整得更多一些。FinFET 是三栅极器件。他们在通道的三个侧面都有一个门，而不是所有四个侧面。通过缩小鳍片间距，FinFET 一直在缩小，从 14nm 缩小到 3nm。通过缩放鳍片间距，您可以在每个封装中获得更多鳍片，您还可以缩放鳍片高度以获得更多的设备宽度。超过 3 纳米，您将达到鳍片高度的极限。随着鳍片变高，您可以增加驱动电流，但也存在电容损失。如果驱动电流的增加不能抵消电容损失，那么继续缩放鳍片高度就没有意义了，当您使 FinFET 结构变得更高并且鳍之间的空间由于鳍间距缩放而缩小时，将栅极电介质和金属层包裹在鳍周围变得更具挑战性，因为您可以在宽松的尺寸下做到这一点。因此，FinFET 缩放变得越来越具有挑战性，纳米片为您提供了一种在相同尺寸下获得更大驱动电流的方法。

　　但他同时也说到，新技术面临多项挑战。

　　据介绍，形成这些纳米片的方式是首先使用外延沉积多层硅和硅锗。然后，您蚀刻出硅锗层以获得硅纳米片。外延层的生长很容易理解，但释放这些纳米片是一个挑战。您必须确保硅锗蚀刻对硅具有选择性。它不能使留下的硅沟道变得粗糙。你想确保它们不会粘在一起。当您蚀刻掉硅锗时，特别是如果您使用湿蚀刻，您需要确保片材之间没有静摩擦力。

　　另一个挑战是性能挑战。在 FinFET 中，大部分电流传导发生在 （110） 表面。鳍的侧壁是（110）。这是 PMOS 移动性的好平面。纳米片是平的。它们遵循与基板相同的方向，因此是 （100） 方向。PMOS 在 （100） 方向上的驱动电流性能受到影响。为了重新获得 PMOS 的性能，您必须对纳米片中的这些沟道施加压力。将应力引入纳米片是一个挑战。

　　形成多 Vt 器件是另一个挑战。设置阈值电压的方法是改变栅极功函数。所以你在纳米片之间加入不同的金属层以获得不同的阈值电压。纳米片之间的间距很紧。您需要蚀刻掉一层并沉积第二层以获得用于不同阈值电压的第二种功函数材料。这是相当有挑战性的。

　　他表示，几年来，人们一直在研究GAA的结构。这些工具在支持纳米片的单元过程方面取得了长足的进步。计量学存在一些挑战。在纳米片器件的形成过程中，您有一个称为内部隔离层的模块，您可以在其中尝试将栅极与源极/漏极分开。您必须选择性地蚀刻硅锗层，然后用电介质填充它并形成间隔物。从计量学的角度来看，这是一个具有挑战性的模块。控制横向硅锗凹槽并形成内部间隔物，然后确保一切正常，具有挑战性。人们使用散射测量法或光学 CD 来测量这些结构。有时，您可能需要结合计量技术来很好地处理过程控制。但总的来说，工具可用。硅锗相对于硅的选择性蚀刻是一个重要的模块。该工具一开始不可用。现在已经很清楚如何做到这一点了。