一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC*-AET-电子技术应用

一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC*

电子技术应用

崔海涛，张继，陈玉蓉，胡伟波，李超润

（1.南开大学电子信息与光学工程学院，天津 300350；2.中国电子科技集团公司第五十八研究所，江苏无锡214063； 3.北京大学深圳研究生院，广东深圳 518055）

摘要： 设计了一个10位分辨率，20 MS/s采样率的逐次逼近型模拟数字转换器（SAR ADC）。该电路通过采用分段式电容阵列设计，缩短了量化过程中高位电容翻转后所需要的稳定时间，从而提高了量化速度。此外，还提出了一种新颖、高效的比较器校准方法，以较低的成本实现了比较器失调电压的抑制。该ADC芯片基于180 nm CMOS工艺设计制造，核心面积为0.213 5 mm2。实际测试结果表明，在1.8 V电源电压、20 MS/s采样频率下，该ADC的信号噪声失真比（SNDR）达到了58.24 dB。

关键词： SARADC 分段式电容阵列比较器校准

中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.233783
中文引用格式： 崔海涛，张继，陈玉蓉，等. 一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC[J]. 电子技术应用，2023，49(10)：53-58.
英文引用格式： Cui Haitao，Zhang Ji，Chen Yurong，et al. A 20 MS/s 10 bit SAR ADC with piecewise capacitor array[J]. Application of Electronic Technique，2023，49(10)：53-58.

A 20 MS/s 10 bit SAR ADC with piecewise capacitor array

Cui Haitao1，Zhang Ji2，Chen Yurong2，Hu Weibo2，Li Chaorun3

(1.College of Electronic Information and Optical Engineering， Nankai University， Tianjin 300350， China； 2.The 58th Search Institute of China Electronics Technology Group Corporation， Wuxi 214063， China； 3.Peking University Shenzhen Graduate School， Shenzhen 518055， China)

Abstract： This paper presents a 10-bit Successive Approximation Register (SAR) analog-to-digital converter (ADC) with 20 MS/s sampling frequency. By using the piecewise capacitor array design, the settling time after large capacitor turnover during quantization is shortened and thus the quantization speed is improved. In addition, a novel and efficient comparator calibration method is proposed to reduce the offset voltage of the comparator at a lower cost. The chip is manufactured in 180 nm CMOS process with a core area of 0.213 5 mm2. The test results show that the ADC achieves 58.24 dB signal-to-noise/distortion ratio (SNDR) at 1.8 V supply voltage while sampling at 20 MS/s

Key words :

0　引言

模拟数字转换器(ADC)是信号链的核心器件，是沟通模拟信号与数字信号的桥梁。自然界中大部分信号都是时间连续、幅值连续的模拟信号，比如温度、压强、速度等。因为数字信号抑制噪声的能力要强于模拟信号，并且方便计算机处理，所以在信号处理时，通常需要ADC将连续的模拟信号转换成离散的数字信号。ADC对芯片系统的整体性能起着决定性的影响，因此得到了学术界和工业界的极大关注[1]。ADC有多个种类，如逐次逼近型（SAR）[2-3]，∑-Δ型[4-5]，Flash型[6-7]等。其中SAR ADC的应用范围最广，其通过对采样信号进行二次幂地逐次逼近，使ADC内部的数模转换器 (DAC)产生的电压逼近于采样得到的信号，最终实现对采样信号的量化。随着SAR ADC的发展，多种新的架构被提出来[8-11]，这些新思想新技术极大促进了ADC的发展。传统SAR ADC的电容阵列是以二次幂的形式增长的，当DAC的位数较多时，最大电容的容值就会很大，该电容翻转时所需要的稳定时间较长，这不利于ADC的快速转换。此外，对于SAR ADC而言，比较器的失调电压直接体现在ADC的输出中，使ADC的输出相对输入信号存在直流偏移。

针对上述问题，本文基于180 nm CMOS工艺设计了一个10 bit 20 MS/s采样率的SAR ADC。该ADC采用分段式电容阵列设计，缩短了量化过程中大电容翻转后所需要的稳定时间，提高了量化速度。本文还提出了一种新颖、高效的比较器校准方法，有效降低了比较器的失调电压，进一步提高了ADC的精度。此外，本文对不同结构中电容翻转后参考电压的恢复时间进行了建模分析，为分段式电容阵列对ADC量化速度的提高提供了理论支持。本设计实际测试结果表明，在1.8 V电源电压，20 MS/s采样频率下，该ADC消耗了0.81 mW的功耗，实现了58.24 dB的信号噪声失真比(SNDR) 。

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作者信息：

崔海涛1，张继2，陈玉蓉2，胡伟波2，李超润3

（1.南开大学电子信息与光学工程学院，天津 300350；2.中国电子科技集团公司第五十八研究所，江苏无锡214063；
3.北京大学深圳研究生院，广东深圳 518055）

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