基于先进CMOS工艺的多通道Gbps LVDS接收器
电子技术应用
赵达1，沈丹丹2，王亚军1，杨亮1，桂江华1，邵健1
1.中电科申泰信息科技有限公司；2.中国电子科技集团公司第五十八研究所
摘要： 在SIP（System In a Package）系统中集成具有LVDS（Low-Voltage Differential Signal）接口的多通道高速模数转换器（Analog-to-Digital Converter，ADC）时，面临不同LVDS输出通道延时不同所导致的数据采集错误的问题，为此设计了一个多通道自适应LVDS接收器。通过采用数据时钟恢复技术产生一个多相位的采样时钟，并结合ADC的测试模式来确认每一个通道的采样相位，能够自动对每一个通道的延时分别进行调整，以达到对齐各通道采样相位点，保证数据正确采集的目的。最后，基于先进CMOS工艺进行了接收器的设计、仿真、后端设计实现和流片测试，仿真和流片后的板级测试结果均表明该接收器能够对通道延迟进行自动调节以对齐采样相位，且最大的采样相位调节范围为±3 bit，信噪比大于65 dB，满足了设计要求和应用需求。
中图分类号：TN432 文献标志码：A DOI: 10.16157/j.issn.0258-7998.234437
中文引用格式： 赵达，沈丹丹，王亚军，等. 基于先进CMOS工艺的多通道Gbps LVDS接收器[J]. 电子技术应用，2024，50(5)：24-29.
英文引用格式： Zhao Da，Shen Dandan，Wang Yajun，et al. Multi channels Gbps LVDS receiver based on advanced CMOS[J]. Application of Electronic Technique，2024，50(5)：24-29.
中文引用格式： 赵达，沈丹丹，王亚军，等. 基于先进CMOS工艺的多通道Gbps LVDS接收器[J]. 电子技术应用，2024，50(5)：24-29.
英文引用格式： Zhao Da，Shen Dandan，Wang Yajun，et al. Multi channels Gbps LVDS receiver based on advanced CMOS[J]. Application of Electronic Technique，2024，50(5)：24-29.
Multi channels Gbps LVDS receiver based on advanced CMOS
Zhao Da1，Shen Dandan2，Wang Yajun1，Yang Liang1，Gui Jianghua1，Shao Jian1
1.CETC Suntai Information Technology Co.，Ltd.； 2.No. 58 Research Institute， CETC
Abstract： When integrating multi-channel high-speed ADC (Analog-to-Digital Converter) with LVDS (Low Voltage Differential Signal) interface in SIP (System In a Package) system, it is faced with the problem of clock-to-data skew, data-to-data skew, accumulated clock jitter and so on caused by different LVDS channel with different delays. Therefore, a multi-channel LVDS receiver was designed in this paper which can adaptively adjust the skew of each LVDS channel. The receiver uses data clock recovery technology to generate eight multi-phase sampling clocks, combining with ADC test mode to confirm the sampling phase of each channel, the delay of each channel can be automatically adjusted, aiming to align the sampling phase of channels and ensure the data correct. Finally, the receiver was designed, simulated, and realized based on advanced CMOS technology. The results of simulation and chip test show that the receiver can automatically adjust the delay of each channel to align the sampling phase, the maximum range of sampling phase adjustment is ± 3 bit, and the signal-to-noise ratio is greater than 65 dB, which meets the design requirements and application requirements.
Key words : analog-to-digital converter（ADC）；multi-channels LVDS；phase locked loop；clock data recover
引言
模数转换器（Analog-to-Digital Converter，ADC）作为信号在模拟域和数字域之间的转换器件，在当前转换速率越来越高的要求下，对ADC的接口速率也提出了更高的要求。因LVDS（Low-Voltage Differential Signal）具有结构简单、功耗低、噪声低、易与其他差分信号进行互操作的特性[1-2]，使其在转换精度在12 bit~16 bit之间、转换速率在100 MS/s~300 MS/s附近的ADC接口中得到了广泛的应用[3-5]。
本文基于一个多通道信号处理系统的需求，选用了一款LVDS输出接口、精度为16位的四通道ADC，其最高采样速率可达125 MS/s。由于通道数目多，采用SIP（System In a Package）封装后，LVDS各通道之间的时序误差比较严重，尤其在高低温环境下更是明显，这些均加重了后续电路采样时的设计难度，为此需要研究多通道LVDS的数据接收技术，确保系统正常接收ADC的数据。本文设计了一款基于先进CMOS工艺的多通道LVDS接收单元，以便集成入SoC（System on Chip），实现处理器对ADC数据的读取和处理。
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作者信息：
赵达1，沈丹丹2，王亚军1，杨亮1，桂江华1，邵健1
（1.中电科申泰信息科技有限公司，江苏 无锡 214100；2.中国电子科技集团公司第五十八研究所，江苏 无锡214035）
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