摩尔定律面临物理极限和经济效益双重挑战，全球芯片行业迫切需要探索新的演进路线。

5月25日，电气电子工程师学会（IEEE）在上海举办的国际电路与系统研讨会上，华为公司发表了韬(τ)定律，提出以“时间 (τ) 缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

华为公司董事、半导体业务部总裁何庭波表示，在过去六年的探索实践中，华为公司设计并量产了381款遵循韬(τ)定律的芯片。即将于2026年秋季面世的麒麟芯片，更进一步采用了基于韬(τ)定律的逻辑折叠技术，性能有望大幅提升。华为公司预计，到2031年，基于韬(τ)定律的高端芯片晶体管密度有望达到1.4纳米制程的同等水平。

具体来看，逻辑折叠等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。包括但不限于优化晶体管和互连电阻及寄生电容，突破传统平面布局的物理边界，“软件、架构、芯片”全栈软硬芯协同设计，重构计算系统互联协议等。

华为公司表示，在韬(τ)定律的路径下，期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。