头条 智能网卡加速Ceph存储的性能研究 聚焦Ceph存储系统对象存储设备（Object Storage Device， OSD）架构线程锁竞争机制所导致的多核并行扩展能力受限问题，针对下一代Crimson-OSD架构与智能网卡协同优化技术开展研究，提出分层协同优化框架。相关研究表明，采用智能网卡协同优化，RDMA网络卸载降低CPU占用率达到70%，异构计算引擎实现纠删码硬件加速提升数据恢复速度达到4.84倍。研究成果为分布式存储系统的硬件加速提供相关理论依据与关键技术参考，对高性能计算和云边端融合等数据密集型场景的存储系统优化具有指导意义。 最新资讯 应用于JESD204B/C的高速宽频带可编程分频器 为了满足高速多通道场景下JESD204B/C系统的应用需求，采用电流模逻辑（Current Mode Logic，CML）设计了一款高速、宽工作频率的可编程分频器。基于0.18 μm SiGe BiCMOS工艺，经流片测试结果显示，在300 MHz~16 GHz输入频率范围内，可实现2~16 380次分频，且有信号发生器、脉冲发生器及中继器三种不同模式输出。 发表于：12/17/2025 基于FPGA高精度磁通门传感器的设计与校准研究 针对宽量程电流测量中传统磁通门传感器非线性误差显著的问题，提出基于现场可编程门阵列（FPGA）高精度时间差检测与多项式动态补偿的协同校正方法。通过建立磁芯正负饱和时间差与被测电流的映射关系，构建数字化FPGA处理架构实时捕获饱和时间差，并建立包含非线性效应的多项式补偿模型。实验结果表明：该传感器能够精确检测复杂微弱漏电流；补偿模型决定系数达0.999 976，较线性模型提高0.11%；均方根误差降低85.4%。通过硬件-算法协同优化有效抑制工业现场环境下的精度漂移，为智能电网设备级电流监测提供了高精度低成本解决方案。 发表于：12/17/2025 智能网卡加速Ceph存储的性能研究 聚焦Ceph存储系统对象存储设备（Object Storage Device， OSD）架构线程锁竞争机制所导致的多核并行扩展能力受限问题，针对下一代Crimson-OSD架构与智能网卡协同优化技术开展研究，提出分层协同优化框架。相关研究表明，采用智能网卡协同优化，RDMA网络卸载降低CPU占用率达到70%，异构计算引擎实现纠删码硬件加速提升数据恢复速度达到4.84倍。研究成果为分布式存储系统的硬件加速提供相关理论依据与关键技术参考，对高性能计算和云边端融合等数据密集型场景的存储系统优化具有指导意义。 发表于：12/16/2025 基于FPGA的视频处理硬件平台设计与实现 为了满足机载显示器画面显示多元化的要求，提出了一种基于FPGA的视频转换与叠加技术，该技术以FPGA为核心，搭配解码电路及信号转换电路等外围电路，可实现XGA与PAL模拟视频信号转换为RGB数字视频信号，并且与数字图像信号叠加显示，具有很强的通用性和灵活性。实验结果表明，视频转换与叠加技术能够满足机载显示器画面显示的稳定可靠、高度集成等要求，具备较高的应用价值。 发表于：11/13/2025 基于FPGA的多源数据融合目标检测的研究与实现 随着智能驾驶、机器人等技术的高速发展，在这些场景下常规的二维检测算法并不能满足环境感知的要求，需要三维目标检测去获得精准的环境信息。但是，目前大多主流的多源数据融合的三维目标检测模型都依赖于高算力、高功耗的平台，难以在性能较低的嵌入式平台实现。针对这些问题提出了一种在低功耗的FPGA平台上实现多源融合的三维目标检测的方法，通过融合激光雷达点云与摄像头图像数据，来弥补点云特征信息的不足，以实现更高的准确率和检测的稳定性。同时结合FPGA平台的特点，对融合的特征进行筛选及处理，并结合量化策略对模型进行压缩。经过实验，融合方式明显提升小物体的准确度，量化后的模型在三维检测平均精度损失小于3%的情况下在端侧FPGA平台成功运行。 发表于：11/12/2025 基于RK3588与ZYNQ的双光图像处理平台设计与研究 针对可见光成像、红外成像在越来越多的场景得到应用，采用一体化设计理念，设计一款小型双模成像图像处理平台。该双光图像处理平台采用RK3588与ZYNQ作为主协处理器，可完成1080P可见光图像与1 280×1 024分辨率非制冷红外图像的并行实时处理，在软件算法的控制下可实时完成目标跟踪识别。经实物样机外场测试与高低温测试，该平台性能稳定可靠、结构紧凑，能够满足车载、船载、机载的多种应用场景需求。 发表于：11/12/2025 基于改进UNet的沥青道路缺陷检测系统的研究与实现 针对道路缺陷检测中传统方法泛化能力低、易受环境干扰，以及深度学习模型部署在计算平台时存在的高功耗、低速度等问题，提出一种基于低功耗FPGA平台的语义分割模型的加速与部署策略。首先，构建包含道路裂缝与坑洞的多源数据集，通过数据增强技术平衡样本分布；其次，针对UNet模型的特征提取网络与上采样网络分别进行通道裁剪，并结合量化技术将模型权重从FP32压缩至INT8，进一步降低计算量；最后，利用Vitis AI工具链完成模型量化与编译，部署至FPGA平台，充分发挥其并行计算能力。实验结果表明，优化后的模型在保证平均交并比（MIoU）损失小于5%的前提下，推理速度达到了17 ms，模型参数量与计算量大幅度降低，并且功耗显著降低。该方法在边缘端实现了高效、低功耗的道路缺陷检测，为沥青道路自动化养护评估提供了可行方案。 发表于：11/12/2025 基于CPU-FPGA协同架构的VoIP数据加密系统设计与实现 摘要：针对通信网络飞速发展背景下VoIP面临日益严峻的数据安全风险，提出并实现了一种基于CPU+FPGA软硬件协同处理架构的VoIP数据加密方案，高效集成AES算法，对实时采集的VoIP话音流进行加密处理。搭建专用话音测试环境，采用主观、客观相结合方法对所设计的加密模块在正常工作状态下的性能及通话质量进行全面评估。测试结果表明，该加密方案在保障安全性的同时有效维持了通话质量。 发表于：10/29/2025 基于FPGA的ZUC算法快速实现研究 祖冲之（ZUC）算法是我国自主研发的商用序列密码算法，已被应用于服务器实时运算和大数据处理等复杂需求场景，ZUC的高速实现对于其应用推广具有重要的实用意义。基于此，针对ZUC适用环境的FPGA实现高性能要求，通过优化模乘、模加等核心运算，并采用流水化结构设计，在FPGA硬件平台上实现了ZUC算法。实验结果表明，ZUC算法核的数据吞吐量可达10.4 Gb/s，与现有研究成果相比，降低了关键路径的延迟，提升了算法工作频率，在吞吐量和硬件资源消耗方面实现了良好的平衡，为ZUC算法的高性能实现提供了新的解决方案。 发表于：10/28/2025 基于FPGA的梳状谱通信干扰信号设计与研究 为了有效测试通信电台的实际抗干扰性能，提出了一种基于FPGA的高斯白噪声梳状谱干扰信号设计方案，相比传统随机相位调频梳状谱干扰，在对抗宽带通信系统时干扰效果更强。该方案以FPGA为核心，通过改进Ziggurat算法和DDS技术实现梳状谱干扰信号的生成，在满足高速、高性能的同时，具有较强的灵活性。并通过DA芯片输出，实现了3~11个梳状谱信号的生成。实验结果表明：生成的梳状谱干扰信号频率控制误差小于0.001%，干扰效果量化一个指标。 发表于：9/17/2025 «12345678910…»
