头条 首次领跑全球 中国RISC-V芯片人形机器人跑完半马 8月19日，进迭时空相关人员在第五届滴水湖中国RISC-V产业论坛上展示了旗舰芯片K3。该芯片是全球首颗符合RVA23标准的量产RISC-V芯片，创下RISC-V领域多项全球第一。其采用RISC-V同构融合计算架构，CPU主频最高2.4GHz，提供130K DMIPS通用算力及60TOPS通用AI算力，可本地流畅运行300亿至800亿参数大模型。K3主要面向机器人场景，2026年4月19日，多台搭载K3的灵龙2.0人形机器人顺利完赛北京亦庄半程马拉松，目前该芯片已入驻北京、上海两大国家人形机器人创新中心，获得海外客户订单，主流操作系统与相关编译工具均已完成适配。 最新资讯 高性能、高稳定，ST双通道交错式升压PFC控制器问市 STNRGPF12是意法半导体的双通道交错式升压PFC控制器，兼备数字电源的设计灵活性和模拟算法的快速响应性，控制器配置和优化的过程非常简单，使用意法半导体的eDesignSuite软件就可以轻松完成。 发表于：2019/8/12 波音将重新设计737 MAX飞行控制系统的软件架构来解决缺陷问题 据外媒报道，当地时间8月2日，两名知情人士透露，波音公司拟进一步重新设计737 MAX飞行控制系统的软件架构，以解决6月份发现的缺陷问题。 发表于：2019/8/6 基于FPGA的深度学习目标检测系统的设计与实现 针对当前深度学习目标检测算法计算复杂度高和内存需求大等问题，设计并实现了一种基于FPGA的深度学习目标检测系统。设计对应YOLOv2-Tiny目标检测算法的硬件加速器，对加速器各模块的处理时延建模，给出卷积计算模块的详细设计。实验结果表明，与CPU相比，CPU+FPGA的异构系统是双核ARM-A9能效的67.5倍，Xeon的94.6倍；速度是双核ARM-A9的84.4倍，Xeon的5.5倍左右。并且，当前设计在性能上超过之前的工作。 发表于：2019/8/2 靴子落地 赛灵思完成对Solarflare的正式收购 今天，赛灵思和Solarflare已经正式合并！赛灵思今年四月公开宣布的 Solarflare 收购案已经正式完成。赛灵思的产品线获得进一步的完善，为公司更好地服务数据中心客户提供了更多可能。 发表于：2019/8/2 一种改进的RefineDet多尺度人脸检测方法 针对车站、商场等大型场所中客流量大、背景复杂等原因导致多尺度人脸检测精度低的问题，建立了一种基于RefineDet多层特征图融合的多尺度人脸检测方法。首先利用第一级网络进行特征提取并在不同尺度的特征图上粗略预估人脸位置；然后在第二级中通过特征金字塔网络将低层特征与高层特征融合，进一步增强小尺寸人脸的语义信息；最后，通过置信度和焦点损失函数对检测框进行二次抑制，达到边框的精确回归。实验中将人脸候选区域的宽高比只设置为1:1，以此来降低运算量并提高人脸检测精度。在Wider Face数据集上的实验结果表明，该方法能有效检测不同尺度的人脸，在Easy、Medium、Hard 3个子数据集上测试结果分别为93.4%、92%、84.4%的MAP，尤其对小尺寸人脸的检测精度有明显提高。 发表于：2019/8/1 GSA Memory+ 会议札记 何能够让计算和Memory水乳交融，这个看起来的确是一个一石二鸟的想法。毕竟，作为CPU/GPU以及memory，从本质上大家都是门电路，没理由不在一起。在这里，就需要认真地再复习一下memory的类别了。 发表于：2019/7/24 中国产模块采用率增加，RISC-V 中国市场升温 中国产的模块正在被很多产品（日本及其他海外国家）采用，最具有代表性的就是在Wi-Fi通信模块（Module）领域比较有名的乐鑫信息科技股份有限公司（以下简称为“Espressif”），其产品在行业内极其有名。我们之前也曾多次提到这家公司的产品。不仅是中国扫地机器人（Robert）、IoT边缘计算机（Edge Computer）“M5STACK”，瑞萨电子的微控制板(Micro Controller Board)“ GR-LYCHEE”也都采用了Espressif的Wi-Fi模块。 发表于：2019/7/17 晶澳为韩国最大的PERC双面双玻电站供货高效组件 北京2019年7月12日 /美通社/ -- 近日，全球领先的高性能光伏产品制造商晶澳太阳能宣布，为韩国最大的PERC双面双玻光伏项目供货全部高效组件，项目的建成将极大地推动PERC双面双玻组件在韩国市场的应用及当地新能源发展。 发表于：2019/7/17 如何选择eFPGA？ 嵌入式FPGA(eFPGA)是指将一个或多个FPGA以IP的形式嵌入ASIC，ASSP或SoC等芯片中。 发表于：2019/7/17 FPGA建立时间和保持时间你必须知道的 只要设计到时钟上升沿或者下降沿的采样，就会提到建立时间(setup TIme) 和保持时间(hold TIme) 。时钟是FPGA设计中最重要的信号，FPGA系统内大部分器件的动作都是在时钟的上升沿或者下降沿进行。无论是在输入，输出或是寄存器与寄存器之间， 发表于：2019/7/17 <…34353637383940414243…>
