一种基于Quantus-reduce加速模拟仿真验证分析的解决方案 | |
所属分类:技术论文 | |
上传者:zhoubin333 | |
文档大小:1339 K | |
标签: Qreduce 后仿网表精简 仿真精度 | |
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文档介绍:随着半导体技术的进步,芯片的设计规模不断扩大,这使得电路设计需要考虑的寄生效应更加复杂,电路的后仿真工作也变得更加繁重。介绍了如何应用Cadence公司的寄生抽取工具Quantus进行post-layout寄生抽取,利用Quantus的Standalone Reduction (简称Qreduce)功能对后仿网表进行精简,以达到缩减网表的规模,提高仿真速度的目的。Cadence的Qreduce功能是通过数学的运算,将RC网络进行等效运算,以减少节点,从而达到缩减网表的规模,但同时保证了不会对精度造成比较大的损失。从后仿网表的缩减程度、仿真精度的影响、仿真速度以及内存消耗等方面进行论述,给出关键对比指标。 | |
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