FSATA乘法器的设计与实现AET-电子技术应用-最丰富的电子设计资源平台

FSATA乘法器的设计与实现
所属分类：技术论文
上传者：aet
文档大小：496 K

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文档介绍：为了加快阵列乘法器的运算速度，降低延迟，提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数，使产生的部分积数量减少了一半，显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码，在Quartus上进行的仿真表明，相比于采用时序电路完成的设计，FSATA乘法器有更优的性能。
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