基于VHDL语言的卷积码和Viterbi译码的实现AET-电子技术应用-最丰富的电子设计资源平台

基于VHDL语言的卷积码和Viterbi译码的实现
所属分类：技术论文
上传者：aet
文档大小：1281 K
标签：开发工具
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文档介绍：介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构，并通过ModelSim平台验证了该设计的正确性。
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