基于System Verilog的可重用验证平台AET-电子技术应用-最丰富的电子设计资源平台

基于System Verilog的可重用验证平台
所属分类：技术论文
上传者：aet
文档大小：490 K

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文档介绍：采用System Verilog语言设计了一种具有层次化结构的可重用验证平台，该平台能够产生各种随机、定向、错误测试向量，并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行，并应用到包交换芯片的仿真验证中。仿真结果显示，新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值，使芯片的功能覆盖率达到100%。
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