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基于Nios II的通用数字调制器设计与实现

基于Nios II的通用数字调制器设计与实现[可编程逻辑][其他]

给出了基于Nios II的通用数字调制器的实现方法,具体说明了系统的基本原理、总体结构、硬件设计,以及软件流程等。该系统把可编程逻辑的固有优势集成到嵌入处理器的开发流程中,具有高度的灵活性、可重配置功能,便于升级和扩展,适于软件无线电的应用。

发表于:2008/6/20 上午12:00:00

改进的并行CORDIC算法研究及其FPGA实现

改进的并行CORDIC算法研究及其FPGA实现[嵌入式技术][其他]

在介绍基本CORDIC算法原理的基础上,介绍了其改进的并行算法原理。对并行CORDIC算法进行了详细叙述,并且使用Verilog HDL描述了该算法。通过模块复用,并且采用两相门控时钟等方法,节省了FPGA资源,保持了信号的同步性。最后在Quartus II下进行了综合、仿真,取得了良好的仿真结果。

发表于:2008/6/18 下午1:40:31

一种8位嵌入式RISC MCU IP核数据通道模型设计

一种8位嵌入式RISC MCU IP核数据通道模型设计[嵌入式技术][其他]

在8位MCU IP核设计中,数据通道部分的设计是整个设计的关键之一。采用自顶向下的设计方法,提出了一种特定的层次化数据通道模型。该数据通道模型由整齐的时钟节拍控制数据通道的开启,经过精心设计的各层子数据通道的选通,有效地避免了内部数据总线读写冲突,规范了设计,降低了功耗,缩短了设计周期。

发表于:2008/6/18 下午1:17:55

基于CPLD的高速数据采集系统的设计与实现

基于CPLD的高速数据采集系统的设计与实现[可编程逻辑][其他]

针对复杂液压系统数据采集的特点,采用数据流驱动多模块并行技术和USB2.0接口,设计了基于CPLD+FX2的高速便携式数据采集系统,同时给出了自主开发的USB设备在LABVIEW中的简便驱动方法。实践表明,该方案大大提高了系统的采集、传输速率,具有电路设计简单、可靠性高和易移植等特点

发表于:2008/6/18 上午9:30:11

基于cPCI总线的嵌入式遥测前端处理器系统设计

基于cPCI总线的嵌入式遥测前端处理器系统设计[可编程逻辑][其他]

产品及解决方案,站点首介绍了基于cPCI总线的新一代嵌入式遥测前端处理器的体系结构设计和通用OEM硬件选择,重点介绍了多功能双路PCM分路器板的设计与实现,简述了遥测前端处理器中的软件。页,产品,数据采集

发表于:2008/6/17 上午12:00:00

基于广义特征分析与边界扫描技术的混合信号测试系统

基于广义特征分析与边界扫描技术的混合信号测试系统[测试测量][其他]

分析了用于模数混合电路的边界扫描测试技术的工作机制对测试主控系统的功能需求,提出了一种基于微机的符合IEEE1149.4标准的混合信号边界扫描测试主控系统。所采用的广义特征分析法利用库函数映射的思想,将传统的各种故障字典进行统一描述。实践证明,该方法对模数混合电路的测试是行之有效的。

发表于:2008/6/17 上午12:00:00

基于LPC2214的家庭智能终端的设计与实现

基于LPC2214的家庭智能终端的设计与实现[嵌入式技术][其他]

介绍了智能终端的硬件和软件实现,重点说明了μCOS-II在LPC2214上的移植以及TCP/IP协议栈的API函数Socket API的工作流程。

发表于:2008/6/16 上午12:00:00

双模式CORDIC算法的FPGA实现

双模式CORDIC算法的FPGA实现[可编程逻辑][其他]

CORDIC算法将复杂的算术运算转化为简单的加法和移位操作,然后逐次逼近结果。这种方法很好的兼顾了精度、速度和硬件复杂度,它与VLSI技术的结合对DSP算法的硬件实现具有极大的意义,因而在数字信号处理领域得到了广泛应用。本文首先简要介绍了CORDIC算法的原理,然后详细描述了双模式(旋转/向量)CORDIC算法的预处理和后处理,并且基于FPGA实现了流水线双模CORDIC算法。

发表于:2008/6/5 上午12:00:00

基于Nios II/s的 通用无线传感网络节点的设计

基于Nios II/s的 通用无线传感网络节点的设计[可编程逻辑][其他]

无线传感器网络是一项基于无线网络通信,在普适环境下可实现区域性信息采集的网络技术。本文基于Nios II系列32位RISC嵌入式处理器Nios II CPU,24位并行模/数转换芯片AD7787, 射频芯片cc2510,采用创新的三维IP地址分配法,结合传统无线网络技术和MAC协议,设计了一个通用性较强的无线传感器网络模型。同时利用太阳能和节点自身携带微型电池协同供电,太阳能充电的双模式供电法,在无线传感网络的能源问题上作出了改进。

发表于:2008/6/5 上午12:00:00

Motion JPEG视频压缩IP核的设计与实现

Motion JPEG视频压缩IP核的设计与实现[可编程逻辑][其他]

本文设计了一个高效的全流水线结构的Motion JPEG视频压缩IP核。在设计中提出了一种适合FPGA结构的并行快速矩阵转置电路结构和全流水线的二维离散余弦变换电路结构。在Altera公司的CycloneII系列芯片上搭建了包含NIOSII处理器和Motion JPEG视频压缩IP核在内的SOPC结构的验证系统。实验测得Motion JPEG视频压缩IP核可在50Mhz的时钟频率完成对NTSC制视频中亮度分量的实时压缩,在100Mhz的时钟频率完成对952×568连续亮度图像的实时压缩,帧率达147frame/s。实验结果表明Motion JPEG视频压缩IP核具有较大的实用价值和广阔的应用前景。

发表于:2008/6/4 上午12:00:00

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