内容简介：随着AI应用场景的多元化，市场的发展逐渐成熟，对于高算力处理器芯片的需求日趋紧迫，而千万门级的大规模CPU Core通常面临着设计周期长、高频实现难度大等痛点。为此，通过引入Cadence公司提出的新流程方法学——智能层次化设计流程（Smart Hierarchy Flow），从设计端和实现端都进行了相应的改进创新，将设计层次化切分，并行操作，相比于展平化设计流程（Flatten Flow）极大地缩短模块设计过程中软件的运行时间，且可实现自动化规划切分子模块（Auto Partition Generator）的功能。相比于传统层次化设计流程（Traditional Hierarchy Flow）又表现出高质量的接口时序约束和人力成本的节约，为加快芯片上市提供了强大的推动力。……