头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 标准测试：Vivado的 ESL功能可加速Zynq SoC上的IP设计 FPGA被广泛用作信号处理应用中的原型设计或SoC实现工具。它们具备大规模并行处理功能、丰富的片上存储器异构模块以及DSP构建块，是一款高 效的实现方案，往往能够比肩标准的微处理器、DSP和GPU。而集成ARM® 硬处理器和可编程逻辑的赛灵思28nm Zynq®-7000 All Programmable SoC的问世，则使赛灵思器件对嵌入式系统来说更富吸引力。 发表于：2013/9/22 基于SoPC的智能巡迹小车的设计 本设计以SoPC套件E-Play-1c12上配置的Cyclone系列FPGA芯片EP1C12Q240C8为控制单元，加以直流电机、光电传感器、超声波传感器和电源电路以及其他电路构成。控制小车在寻轨区能够沿黑线行驶，并能在相应的区域加/减速，进入寻光区后开始在光源的引导下到达终止线停止。同时，在小车行驶过程中车首点阵式液晶滚动显示字幕，实时显示小车行驶的时间及路程。 发表于：2013/9/18 诺丁汉英盛德芯片设计学院第一批毕业生全部签约跨国公司 Mentor Graphics Corp. 今天宣布，金九之初，宁波诺丁汉大学迎来了世界各地的新同学，同时，也送走了一批毕业生。他们是学校英盛德芯片设计学院的第一批学生，目前已经全部签约跨国公司。 发表于：2013/9/18 莱迪思半导体公司与TI和Mentor Graphics联合举办互连研讨会 莱迪思半导体公司（NASDAQ: LSCC）今日宣布将在中国的多个城市举办研讨会，帮助设计工程师解决新兴的互连解决方案的挑战。来自TI、Mentor Graphics和莱迪思的专家将探讨针对各种多样化的设计要求的互连解决方案的选择和设计方法。 发表于：2013/9/18 一种多芯片串行收发器纠偏方法 在一些特定的应用场景下，需要支持单板内多芯片串行收发器纠偏。要求各接收/发送机输入/出的数据相位差很小，比如250pS。为了达到该技术指标要求，必须使用多通道相位对齐技术、输入输出FIFO旁路技术。通常 发表于：2013/9/16 为FPGA供电简便易行 -写给采用FPGA的数字工程师 作者:SureenaGupta德州仪器我不得不承认，随着时间的推移为FPGA供电变得越来越复杂，本文提供一些建议，希望可以帮助简化FPGA的电源解决方案，使用户能够创建出快速便捷的解决方案。在为FPGAEETOPTI社区 发表于：2013/9/16 基于FPGA的无线传感网络信道波形整形滤波器 针对模拟滤波器设计灵活性差且不能很好地支持数据通信的并行和速度等问题，利用Altera公司CycloneII系列中的EP2C35F672C6N芯片完成了基于FPGA的WSN信道波形整形滤波器的设计。通过功能创建、计算查表法系数、建立内存数据表、Verilog-HDL编程、Quartus-II平台下进行FPGA综合、ModelSim时序仿真、DE2开发板下载调试等过程，实现了波形整形硬件平台通过USB接口与主机的通信。测试结果表明，该波形整形滤波器具有低成本、频率可扩展、即插即用等优点，使用方便。 发表于：2013/9/13 LTE系统中基于FPGA速率匹配算法的仿真及实现 速率匹配是LTE系统中重要的组成部分。在详细分析3GPP协议中Turbo编码速率匹配算法的基础上，给出了一种基于FPGA的速率匹配实现方案。该方案通过乒乓操作以减少速率匹配的处理延时；并以Virtex-6芯片为平台，完成了仿真、综合、板级验证等工作。结果表明，基于该方案的速率匹配算法能够明显地缩小处理延迟。 发表于：2013/9/13 基于SoPC的星载微波辐射计的数据采集系统 应用MC8051软核处理器，在FPGA上设计实现了基于软核的辐射计的科学数据采集，并通过1553B总线将数据传送到地面接收的采集系统。该方案在Xilinx公司FPGA芯片XC2V3000上得到了验证，满足航天星载微波辐射计多通道高分辨率的要求。 发表于：2013/9/12 基于FPGA的指针反馈式低功耗Viterbi译码器设计 为了满足复杂的无线通信系统功耗以及性能要求，提出并设计了一种指针反馈式Viterbi译码器。该译码器使相邻时刻的各状态转移满足单向一对一指向关系，并根据传统译码器初始译码状态从状态0延伸的特点，通过每一时刻不断更新的状态指针指向当前时刻译码路径状态，同时输出译码结果。算法仿真以及FPGA和CMOS综合结果表明，该译码器功耗降低60%，译码延时小，并且在信噪比较高的情况下有很好的译码性能，特别适用于约束长度大、译码状态数多的情况。 发表于：2013/9/12 <…227228229230231232233234235236…>
