头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 基于MPSoC的以太网接口设计与实现 研究了以太网在多核系统中的数据通讯，设计了以太网IP核到MPSoC网络资源的硬件接口。阐述了设计中各模块的实现功能和设计方法，通过仿真和FPGA验证结果表明，以太网接口数据通讯具有实时和高吞吐率。实现了多核系统与网络数据的信息传递，硬件设计结构简单、性能稳定可靠。 发表于：2012/3/15 Cypress CY3280－22x45通用CapSense控制器开发方案 Cypress公司的CY3280－22x45汽车级PSoC可编程片上系统,包含多个可配置的模拟和数字逻辑模块，以及可编程互连。PSoC采用功能强大的哈佛架构处理器,M8C处理器速度高达24MHz,8x8乘法器,32位累加器,可使用户能够根据每个应用的要求，来创建定制的外设配置,具有广泛的应用。本文介绍了CY3280－22x45主要特性,方框图以及通用CapSense控制器开发套件主要特性,电路图,材料清单,PCB布局图和元件分布图. 发表于：2012/3/15 基于FPGA的数字秒表设计与仿真 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。 发表于：2012/3/15 基于DSP与CPLD的输电线路局部气象监测装置系统 输电线路的状态直接决定着整个电网的安全稳定运行，输电线路微气象参数的实时监测能够为电网正常调度、以及自然灾害预测和控制提供必要的现场信息。输电线路是电力系统的关键元件之一。为了安全、稳定地运行，调度系统往往会收集输电线路的电气参数和运行工况参数(如输电线的型号、排列方式，以及其上的潮流分布信息等)，并进行适当的控制。 发表于：2012/3/15 FPGA大型设计应用的多时钟设计策略阐述 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。 发表于：2012/3/15 基于DSP和CPLD的低压断路器智能控制器的设计 本文详细叙述了智能控制器系统各组成部分的设计过程，并给出了具体的电路图。通过软件与硬件系统测试表明，该智能控制器能够较好地完成信号采集、无线通信和线路通断控制功能。在后续的研究中，可采用嵌入式实时多任务操作系统μC／OS-Ⅱ作为系统软件平台，实现μC／OS-Ⅱ在F2812上的移植。 发表于：2012/3/15 FPGA仿真方法介绍及其仿真程序设计 交互式仿真方法：利用EDA工具的仿真器进行仿真，使用方便，但输入输出不便于记录规档，当输入量较多时不便于观察和比较。测试平台法：为设计模块专门设计的仿真程序，可以实现对被测模块自动输入测试矢量，并通过波形输出文件记录输出，便于将仿真结果记录归档和比较。 发表于：2012/3/15 基于FPGA的智能控制器设计及测试方法 由于FPGA在智能控制器方面的大量使用，设计后的测试便成了设计者在开发过程中必须重点考虑的问题，同时，一种好的测试方法不仅能及早发现设计中存在的问题，而且能提高设计的可靠性。目前基于VHDL描述的智能控制器测试一般是通过开环时序仿真来验证其逻辑设计的正确性，而对于一些输入激励信号不固定或比较多的智能控制器来说，开环时序仿真并不能确切模拟控制器的激励输入信号。由此，本文在开环时序仿真的基础上提出一种基于QuartusII、DSP Builder和Modelsim的闭环时序仿真测试方法，并借助于某一特定智能控制器的设计对该闭环测试方法进行了较为深入的研究。 发表于：2012/3/14 基于ASIC+FPGA的IPv6路由器PoS接口设计 提出IPv6路由器PoS接口的设计原则，给出基于PMC公司的PM5380型8×155Mbit/s电路和Xilinx公司VIRTEX-II PRO型大规模可编程器件的155Mbit/s PoS接口硬件设计与实现方案，并对其中关键的FPGA设计技术做了描述。 发表于：2012/3/14 基于FPGA的HDLC转E1传输控制器的实现 通过对FPGA进行VHDL编程，实现了将速率为N×64Kbps (N=1~124)的HDLC数据按比特分接至M路(M=1~4)E1信道中传输,并充分利用E1奇帧的TS0时隙,为用户提供12Kbps的同步数据传输通道,而且允许各路E1有64ms的时延。本文设计的HDLC转E1传输控制器也可以作为其它协议转换器的一个过渡桥梁。例如可以将10Base-T的以太网信号，先经过以太网转HDLC协议控制器(如ADMtek公司生产的ADM6993芯片)，然后通过HDLC转E1传输控制器，从而实现了Ethernet over TDM的功能。 发表于：2012/3/14 <…302303304305306307308309310311…>
