头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 FPGA：与ASSP和DSP相互竞合 市场有待扩容 近日，占有业界市场90%的FPGA企业齐聚《中国电子报》主办的2009FPGA产业发展论坛。FPGA企业代表和重要行业用户就FPGA产业发展前景，FPGA与ASSP、ASIC和DSP的竞争融合关系，FPGA要获得突破性发展所要克服的瓶颈，中国自主FPGA面临的诸多挑战等问题进行了精彩的交锋。 发表于：2009/9/9 亚科鸿禹参加Altera年度技术巡展，展示中国第一片530万门FPGA 近日，亚科鸿禹作为Altera中国大陆唯一的板级设计合作伙伴，参加了Altera在北京、上海、深圳等几大城市举行的巡回技术研讨会。 发表于：2009/9/9 应用于LTE-OFDM系统的Viterbi译码在FPGA中的实现 在OFDM系统中，为了获得正确无误的数据传输，要采用差错控制编码技术。LTE中采用Viterbi和Turbo加速器来实现前向纠错。提出一种在FPGA中实现的基于软判决的Viterbi译码算法，并以一个(2，1，2)、回溯深度为10的软判决Viterbi译码算法为例验证该算法，在Xilinx的XC3S500E芯片上实现了该译码器，最后对其性能做了分析。 发表于：2009/9/8 H.264视频解码IP核的设计与实现 H.264以其优异的性能在实时网络视频通信、数字广播电视及高清视频存储播放等方面获得广泛应用，因此研究H.264算法的硬件实现意义重大。本文设计了一种基于FPGA高效并行结构的H.264视频解码IP核，在设计中提出了优化遍历查表的CAVLC熵解码设计方案，并详细介绍了全流水线并行运算结构的反量化反DCT变换模块和帧内预测模块的硬件实现。整个设计通过 Altera 公司 Stratix II系列的 EP2S60F672C5ES平台验证，在最高时钟频率82MHz下能以50frame/s的速度解码分辨率为320*240的灰度图像，在速度，功耗，成本，可移植性等方面都具有独特的优势和良好的发展空间。 发表于：2009/9/4 AVS视频解码中帧内预测模块的硬件化设计及SoPC验证 本文通过研究AVS标准中帧内预测的实现算法，对帧内预测模块进行了划分，并根据各个模块的实现方法分别对其进行了硬件化设计。其中，在预测值计算模块设计中，提出了一种关键路径更短、占用资源更少的可重构运算单元，利于流水线设计，可以提高运行频率。并且，在参考样本管理方案中采用了一种环形Ram预加载方案，可以有效地提高了预测速度。借助于基于Nios II 的SoPC系统，通过在Altera公司的Cyclone II FPGA平台上进行验证和测试，证明本设计的帧内预测模块可以正常工作在100Mhz，解码速度提高了19.4%。 发表于：2009/9/4 基于FPGA的多通道数据采集系统设计1 针对大地电磁探测系统的特点,设计了以FPGA为核心处理器的多通道高分辨率电磁数据采集系统，解决了五路24位ADC芯片ADS1255与ARM之间接口复杂、难以实现的问题。详细介绍了FPGA逻辑设计的模块划分和具体实现。本方案外围电路结构简单可靠，易于扩展，实现了采集系统的高性能和高可靠性，特别适用于多通道高精度的数据采集系统。 发表于：2009/9/4 基于DSP与FPGA的运动控制器设计 设计了一种基于DSP和FPGA的四轴伺服电机运动控制器，该控制器选用DSP与FPGA作为核心部件。针对运动控制中的一些具体问题，如高速、高精度、实时控制等，规划了DSP的功能扩展,在FPGA上设计了功能相互独立的四轴运动控制电路。该电路接收和处理4路编码器反馈信号；可以处理原点、正负方向、到位以及急停等数字量输入信号；提供16路数字输入输出信号作为系统一般功能扩充使用；具有较高的集成度和灵活性。 发表于：2009/9/4 基于FPGA的视频监测系统 以FPGA为核心芯片的视频监测系统,结合MAX+PLUSII介绍了用VHDL进行的FPGA设计,实现对视频信号的实时监测。详细描述了对图像静止的判断,并指出了在FPGA设计过程中应注意的问题。 发表于：2009/9/4 基于FPGA的高性能离散小波变换设计 在数字信号处理领域，小波变换无论在理论研究还是工程应用方面都具有广泛的价值，因此高性能离散小波变换的FPGA实现架构的研究就显得尤为重要。本文针对db8 (Daubechies 8)小波设计了一个16阶16位的正、反变换系统，用DE2开发板进行了系统验证，在FPGA的逻辑单元资源消耗12%的情况下，正、反变换的最高时钟频率分别达到了217.72MHz、217.58MHz。对比同类文献，本设计在最高处理速度方面具有明显的优势。在此基础上，考虑到通用性的要求，本文还设计了一种小波种类可选、小波阶数可调的通用小波变换FPGA架构，该通用小波正、反变换系统的最高时钟频率分别为114.10 MHz、152.09 MHz。此结构具有通用性强的特点，可高性能实现多种小波变换。设计采用DA(Distributed Arithmetic)算法和LUT(Look-Up Table)技术来实现小波变换中的滤波器，并使用流水线结构以及调用Altera 提供的IP核完成了设计的优化，用MATLAB验证了设计的功能。 发表于：2009/9/4 德州仪器将数字电源管理成功应用于新一代 Xilinx FPGA 设计 德州仪器 (TI) 宣布，Xilinx 在其最新 Virtex-6 ML605 现场可编程门阵列 (FPGA) 评估套件中采用 TI 电源管理技术简化电源设计。TI Fusion Digital Power 控制器可为 FPGA 用户提供高级电源管理功能以及高度的设计灵活性，可实时监控电源系统的工作情况。 发表于：2009/9/3 <…501502503504505506507508509510…>
