NI-LabVIEW 2025

使用有安全保障的闪存存储构建安全的汽车系统

最新设计资源

一种基于嵌套CRC的分段极化码设计[通信与网络][通信网络]

极化码循环冗余校验辅助的串行抵消列表（Cyclic Redundancy Check Aided Successive Cancellation List，CA-SCL）译码算法随着列表的增大，需要大量的空间存储资源，导致其在资源受限条件下无法应用。针对该问题，提出了一种基于嵌套CRC的分段极化码设计方法。通过分段内并行、分段之间串行的码字结构，极大降低了存储资源消耗；利用设计的嵌套CRC多重校验的优异检错性能，以及创新的分段之间串行列表译码算法，进一步提高了码字性能。仿真结果表明，所提算法在明显低于CA-SCL译码算法的存储资源消耗下，可以获得更优的译码性能。

发表于：8/14/2025

基于知识图谱和协同过滤算法的多头注意力网络[通信与网络][通信网络]

当前基于知识图谱的推荐方法大多聚焦于知识关联的编码机制，往往忽视了用户-物品交互中潜在的关键协同信号，导致现有模型学习到的嵌入向量无法有效地表达用户和物品在向量空间中的潜在语义。为解决这一问题，提出一种融合知识图谱和协同过滤的多头注意力网络——协同知识感知多头注意力网络（CKAN-MH）。该网络在传统的CKAN模型的基础上引入多头注意力机制，以自适应地关注不同特征的子集，通过动态调整注意力权重，对尾实体进行差异化加权处理。引入多头注意力机制后，模型能够更全面地捕捉数据中隐含的复杂关系与模式，进而显著提升推荐系统的性能表现。此外，还在三个真实数据集上应用CKAN-MH模型进行实验评估。实验结果表明，CKAN-MH模型在性能上优于当前多个主流先进基线模型，验证了该模型的有效性和优越性。

发表于：8/14/2025

基于变步长LMS的多普勒雷达回波信号处理方法[测试测量][通信网络]

针对复杂电磁环境下多普勒雷达回波信噪比较低导致难以处理的问题，提出一种基于改进箕舌线函数的变步长LMS自适应噪声对消方法。通过在原本的步长迭代公式和滤波器权系数迭代中添加反馈量来提高算法整体的抗干扰性能，在步长迭代中添加补偿量来加快算法初期的迭代速度。仿真结果表明在0至-10 dB信噪比下，所提算法能够有效还原含噪信号中的目标信号，误差均方值最小为0.004 5，最大相关系数为0.95，最大输出信噪比为10.60dB。实测结果表明所提方法在雷达回波信号降噪方面的性能突出，均方误差最小为0.005 5，在实际电磁信号降噪处理中具有适应性和有效性。

发表于：8/14/2025

基于变量地址的DCS平台下装技术研究[测试测量][智能电网]

依据核电厂控制系统运行场景，分析了一类基于变量地址的DCS平台在下装工程组态数据时存在的问题，研究了一种无扰的增量下装技术，包括工程组态软件、控制器、数据服务及人机接口的优化改进。通过设计验证及实际工程应用表明所研究的增量下载方案可有效回收空闲地址位，确定变量地址与变量名称的对应关系，防止现场数据错位及执行机构误动作，提高DCS的运行效率及核电厂的运行安全性。

发表于：8/14/2025

智能水位标尺监测系统的设计实现[测试测量][安防电子]

随着目前深度学习的发展，通过视频来监测水位成为近年来的研究热点，为了提高对城市河道、水库等地水位高度检测的准确性，提出了一种5G智能水位标尺监测系统，主要介绍以星宸SSC338G为核心的硬件设计和一种基于YOLOv8n改进的水位监测方法。首先用于识别水尺方位，再对水尺图像进行灰度化和二值化处理，最后通过YOLOv8n识别水尺上的字符及刻度信息，分析计算水位数据。通过引入注意力机制EMA和更换损失函数Focal-EIoU，使得改进后的模型参数量减少了21%，模型大小减少了17%，浮点运算次数减少了21%。根据与人眼实际对比实验，证明该模型精度符合要求，总体实现了智能水尺设计要求。

发表于：8/14/2025

探索分布式仿真方法加速Chiplet系统级验证[EDA与制造][工业自动化]

随着人工智能（AI）和高性能计算领域对芯片算力需求的增长，Chiplet方案正日益受到行业重视。然而Multi-Die系统复杂性和规模的扩大导致仿真消耗服务器资源大、验证交付周期延长等。为解决这些问题，分析了传统的三步法和Socket验证方法，重点探索了Cadence分布式仿真方案，基于某实际Chiplet项目将系统级仿真任务分解成多个子Die并行执行的仿真实例，从服务器内存、跨服务器通信延迟、同步时间精准调控、信号连接开始时间及信号连接数量等多个方面探索了分布式仿真提效的措施，实现了超大规模Chiplet系统级RTL仿真和回归效率提升。

发表于：8/14/2025

XR芯片系统的EMU全场景AVIP快速迭代验证方案[EDA与制造][工业自动化]

随着XR领域的不断发展，市场对全功能和更高性能的复杂XR芯片系统需求越来越强烈。需求传导到芯片设计环节，呈现出芯片规模和复杂度增加的态势，给芯片验证收敛带来的挑战也同时不断增大。如何在投片前做到关键指标验证收敛，是每个芯片工程师和项目经理面对的难题。在XR芯片研发领域，为了解决这一难题，提出EMU全场景AVIP快速迭代验证方案，其中EMU设备采用Cadence Palladium Z2，AVIP在Cadence VIP的基础上，适配Palladium Z2 EMU环境，对接PCIe、MIPI、USB、UART等不同接口，并满足仿真加速、数据比对等需求。通过在XR芯片系统中EMU全场景AVIP快速迭代验证方案的应用，有效提升验证收敛效率，为芯片的成功交付做到了有力支撑。

发表于：8/14/2025

基于Cadence软件平台的分布式电源噪声仿真方法研究[EDA与制造][工业自动化]

为了缩短采用PowerSI提取电源S参数的建模时间，提高芯片内部功能模块电源仿真的精度，进一步识别敏感区域电源噪声，引入了一种基于封装电源的分布式建模及电源噪声实测点确定方法。用该方法研究了系统处理芯片内部功能模块的电源仿真，发现在时域电源仿真的噪声中，同一数据流流经功能近似的电源模块产生的电源噪声存在相似性。在此基础上，建立电源分布式模型，将功能近似的电源模块进行分组，并将分组后的封装电源S 参数模型和die内RC模型融入到电源时域噪声仿真中，然后根据仿真结果确定封装bump处敏感区域噪声实测点的位置。通过仿测对比发现，在噪声频域主频点对齐的条件下，噪声时域的仿测误差小于6%，验证了所提分布式仿真方法的有效性。

发表于：8/14/2025

基于Innovus COD的高效时钟树综合方法及应用[EDA与制造][工业自动化]

基于Cadence Innovus 时钟树综合与优化引擎COD，提出了一种对于spec文件优化精简的方案（auto_spec flow），该方案省去了工具自动生成的spec中冗余的内容，并根据各命令类型进行重新排序，方便用户进行spec文件的阅读与管理。此外auto_spec flow还考虑了时钟树综合中常见的问题，如DFT时钟对功能时钟的影响，以及generated_clock对主时钟的影响，分别添加了DFT时钟处理脚本，以及generated_clock自动识别处理功能。实验结果表明，auto_spec flow能够有效地提升工作效率，缩短时钟latency，提升时钟质量，并对芯片PPA的提升具有重要意义。

发表于：8/14/2025

Voltus Insight AI 在高性能CPU核物理实现上的全流程应用[EDA与制造][工业自动化]

随着高性能计算芯片设计向先进工艺节点演进，芯片集成度的飞跃式增长使得晶体管密度突破每平方毫米数亿门级，导致电源分配网络（PDN）的金属线宽持续收窄，通孔电阻呈非线性上升，加上高密度逻辑单元在吉赫兹级时钟频率下的同步翻转行为，显著加剧了电压降（IR Drop）风险。基于Cadence Voltus Insight AI feature，提出了一种针对高性能CPU核的物理实现的全流程电压降优化方案，通过整合AI驱动的IR感知布局（IR-Aware Placement）、电源网络加强（reinforce_pg）及Watch Box修复技术，能够动态预测电源网格的电流分布热点，对高功耗逻辑单元进行摆放优化，实现IR 热点区域的提前预防和高效修复。结果表明，在相同条件下，不仅能节约时间，提高效率，电压降修复率也从过去的66%显著提升至96%，同时避免了时序（Timing）与设计规则（DRC）的恶化。

发表于：8/13/2025

Virtuoso Schematic Migration在模拟电路迁移中的应用[EDA与制造][工业自动化]

设计在不同工艺节点之间的迁移是每位IC设计师都非常关注的热点问题。为了帮助IC设计师解决这一问题，Cadence携手全球各大晶圆代工厂，开发出新的技术，以高效地将电路图迁移到新的节点，并使用更新的分析工具来确保获得最佳结果。Virtuoso Schematic Migration（VSM）是Virtuoso Studio IC23.1中基于Schematic XL的一个先进的电路迁移平台。可以帮助工程师快速地将自己的设计在不同工艺间进行迁移，以大幅度缩减电路设计周期，提高研发效率。该工具不仅支持多个library之前的协同迁移，同时也支持电路顶层的hierarchy迁移，在不同晶圆厂商工艺间迁移时也能自动解决器件pin错位的问题。

发表于：8/13/2025

使用SpectreX-GPU加速大规模高精度模拟电路的仿真验证[EDA与制造][工业自动化]

随着半导体先进工艺的发展，集成电路规模、复杂度不断增加，给电路仿真验证带来了极大的挑战。利用SpectreX-GPU加速电路仿真，极大地提升了先进工艺大规模高精度复杂电路的仿真验证效率，突破了该类设计的仿真验证瓶颈。SpectreX-GPU是Cadence Spectre平台一款新的全精度SPICE仿真引擎，将传统的基于CPU的电路仿真工具拓展至更大算力的CPU-GPU异构计算中，结合了GPU强大的并行计算能力与CPU的复杂运算能力，实现两种计算能力之间的高效调度和平衡，同时保持SpectreX仿真器的准确性。针对本公司不同类型的实际电路，利用SpectreX-GPU 仿真引擎和GPU进行仿真，与基于CPU的SpectreX相比，在不影响仿真精度的前提下，显著缩短了仿真时间，提高了验证效率和覆盖范围，帮助工程师在保证设计质量的前提下进一步缩短设计周期。

发表于：8/13/2025

片上网络相关技术研究综述[模拟设计][通信网络]

随着集成电路技术向纳米尺度深入发展，片上网络（Network-on-Chip，NoC）作为解决多核系统通信瓶颈的关键技术，受到广泛关注。基于最新研究成果，探讨了影响NoC发展的几个方面关键问题，包括拓扑结构、路由算法、交换机制和服务质量等方面的典型技术和最新进展。研究表明，当前一些新兴技术显著提升了NoC的性能，如降低通信延迟、提升吞吐量、优化功耗控制及提高资源利用率等。尽管如此，仍面临集成难度高、流量管理难等诸多挑战。最后，总结了NoC技术的现存问题，并探讨了未来发展趋势。

发表于：8/13/2025

PCB打样中的层叠结构设计[EDA与制造][工业自动化]

在高速电路设计中，PCB（印刷电路板）的层叠结构设计是至关重要的一环。合理的层叠结构不仅能够保证信号的完整性，还能提高电路板的整体性能和可靠性。本文将详细探讨PCB多层板打样中的层叠结构设计。

发表于：7/31/2025

勘探开发数据标准展示工具的设计与实现[其他][其他]

立足于勘探开发数据标准的业务特性及其应用场景，设计了一款数据标准展示工具,并基于Spring Boot开发框架和Vue框架分别实现后端和前端的工具开发工作。该工具具备多项功能，包括数据标准规范文档的分册展示、勘探开发业务流程展示，以及勘探开发业务数据标准规范和主数据标准规范的可视化呈现。用户通过该工具，可按照不同的业务层级、业务活动、数据集及其相互之间的关联关系进行直观的图形化浏览和查看。结合勘探开发业务特点和业务流程，通过数据标准的可视化展示，该工具极大地增强了数据标准的共享性和可理解性，从而促进了数据标准在企业内部的有效沟通和应用，为勘探开发数据治理工作提供了坚实的基础，助力勘探开发数据管理整体效率和质量的提升，同时为数据驱动决策和业务优化提供了有力支持。

发表于：7/29/2025