头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 是德科技发布 AXIe 宽带数字接收机支持多通道数据流盘功能 2015 年 12 月 18 日，北京――是德科技公司（NYSE：KEYS）日前发布 M9703B AXIe 高速数字化仪/宽带数字接收机的多模块同步功能，借以此功能可以增加 M9703B 数据流盘通道的数量。新的捆绑选件（-CB1/-CB2）支持 5G、雷达和卫星通信以及航空航天与国防领域所应用的多通道相位相干数字下变频（DDC）应用。 发表于：2015/12/21 第一届5G算法创新大赛推动广泛研究，助力5G发展 2015年12月18日，西安 —— 今天，Altera公司 (NASDAQ: ALTR) 公布第一届5G算法创新大赛最终结果。该大赛是业界首个旨在促进研究机构与企业结合、激发创新、推进5G研究发展的竞赛。第一届5G算法创新大赛由Altera、西安电子科技大学、友晶科技主办，华为、英特尔、展讯等公司赞助。自今年5月启动以来，大赛吸引了来自全国31个城市76所大学184支队伍，共462名学生参赛，基于Altera的FPGA开发板，完成三种5G在研的新空口核心算法，即SCMA（稀疏码多址接入）、F-OFDM（可变子载波带宽的非正交波形）和Polar Code（极化码）的链路仿真、与FPGA实现。经过历时半年多的比赛，共有30支队伍进入决赛，其中20支队伍荣获5G算法创新大赛一、二、三等奖，13支队伍荣获“优秀算法仿真设计奖”和“优秀FPGA实现奖”，西安电子科技大学由于本届大赛的成功举办提供了巨大支持而荣获大赛“最佳主办奖”。 大赛的最终结果公布在大赛官网，网址为http://www.innovateasia.com/5g/index.html。 发表于：2015/12/21 数字下变频中抽取滤波器的设计及FPGA实现 针对软件无线电接收机数字下变频中高速数字信号的降采样需求，利用半带滤波器及级联积分梳状滤波器，设计了一种半带滤波器前置的多级抽取滤波器架构。通过Simulink搭建系统模型验证之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。Modelsim仿真结果表明，该抽取滤波器设计是有效的，达到了设计指标。 发表于：2015/12/21 IDL与VC信息相互传递的实现方法 为了准确传递和保存IDL可视化数据信息，实现语言之间的互通性、资源共享性、数据信息的多样性、调用格式的不同性，基于解析函数调用的方法，运用动态链接库和一系列的子类函数获取数据，使IDL与VC之间相互转换信息，可通过VC直接对遥感影像进行处理，为应用系统的研发提供了一种新方法。试验实例证明，该方法能简单有效地将IDL与VC有机地结合在一起，实现了信息相互传递，并通过C直接对遥感影像进行操作处理。 发表于：2015/12/20 动态进化环境在组卷中的建模与应用 针对遗传算法组卷易陷入早熟、难以收敛的问题进行研究，结合进化环境对进化过程的影响和引导，对动态进化环境进行建模，提出了一种基于动态变异池的策略。该策略的种群不共享变异池，在每次变异前，根据每个个体的弱点动态生成该个体的变异基因库，以此改善当前变异环境，实施引导性变异，提高解质量。该策略能加速收敛，并在很大程度上提高收敛精度。实验数据表明，采用了该策略的组卷算法能快速生成各项指标都与约束条件十分贴近的试卷，具有很好的实用价值。 发表于：2015/12/20 Xilinx宣布支持16nmUltraScale+ 器件的工具与文档公开提供 2015年12月11日，中国北京——All Programmable 技术和器件的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布支持16nmUltraScale+™系列的工具及文档面向公众公开提供，其中包含Vivado® 设计套件HLx版、嵌入式软件开发工具、赛灵思Power Estimator （功耗评估器），以及用于Zynq® UltraScale+ MPSoC及Kintex® UltraScale+器件的技术文档。 发表于：2015/12/20 基于FPGA的硬件排序系统设计 针对软件排序速度慢、排序数据量小以及占用CPU资源多等问题，设计了一种基于FPGA的硬件排序系统。排序过程采用DMA工作方式，不占用CPU资源；数据传输采用SISO（串行输入/串行输出）方式，减少FPGA内部布线资源，增强排序系统可靠性。利用Modelsim仿真工具对硬件排序系统进行仿真验证，仿真结果表明，硬件排序系统可以有效提高排序效率以及降低CPU使用率。 发表于：2015/12/18 美高森美和Thales e-Security宣布签署硬件安全模块经销商协议 致力于在功耗、安全、可靠和性能方面提供差异化半导体技术方案的领先供应商美高森美公司(Microsemi Corporation，纽约纳斯达克交易所代号：MSCC) 宣布与Thales e-Security签订一项经销商协议。客户通过使用Thales e-Security的nShield硬件安全模块(HSM)、定制固件和在所有美高森美SmartFusion™2系统级芯片(SoC)现场可编程逻辑器件(FPGA)和IGLOO™2 FPGA器件内置的先进安全协议，可以自动防止其系统在世界各地任何生产设施中被过度制造，避免数百万美元的收益损失。 发表于：2015/12/18 基于因子分析的动态负载均衡算法 随着互联网的不断发展、用户数量的急剧增长，互联网中出现了网络拥塞、服务器负载过重、响应时间过长等严重问题，其中负载均衡算法是影响服务器集群整体性能的一个关键因素。运用统计学中的因子分析理论，提出了一种基于因子分析的负载均衡算法。该算法利用因子分析法计算出综合负载，并用这个指标帮助负载均衡器选择合适的服务器，均匀地将用户的请求进行分发，从而达到整体上较好的负载均衡。 发表于：2015/12/17 采用窗函数法进行数字信号截短的优化算法 对数字信号进行有限点数的截短采样时，通常会发生频谱泄露。提出一种基于FPGA的矩形窗、海明窗、汉宁窗和布莱克曼窗四个窗函数的改进型信号截短算法方案，并对其资源消耗和运行速度进行优化，从而提高频谱泄露的性能。为了减少系统资源消耗和提高精度，采用了资源共享技术、选择合理的数据位宽以及为CORDIC模块选择合适的迭代次数；为了优化速度，采用了恰当的流水线技术，从而较大提高了处理速度。仿真表明，优化后的系统逻辑资源减少20%~51%，时序约束达到360 MHz，其中的布莱克曼窗对第一级旁瓣衰减达到59.3 dB。 发表于：2015/12/17 <…176177178179180181182183184185…>
