头条 首次领跑全球 中国RISC-V芯片人形机器人跑完半马 8月19日，进迭时空相关人员在第五届滴水湖中国RISC-V产业论坛上展示了旗舰芯片K3。该芯片是全球首颗符合RVA23标准的量产RISC-V芯片，创下RISC-V领域多项全球第一。其采用RISC-V同构融合计算架构，CPU主频最高2.4GHz，提供130K DMIPS通用算力及60TOPS通用AI算力，可本地流畅运行300亿至800亿参数大模型。K3主要面向机器人场景，2026年4月19日，多台搭载K3的灵龙2.0人形机器人顺利完赛北京亦庄半程马拉松，目前该芯片已入驻北京、上海两大国家人形机器人创新中心，获得海外客户订单，主流操作系统与相关编译工具均已完成适配。 最新资讯 基于I2C接口EEPROM读写控制器设计 简单介绍I2C总线协议，用Altera公司的FPGA（现场可编程门阵列）芯片设计I2C总线接口控制器，用于控制EEPROM（带电可擦写可编程只读存储器）的读写操作。 发表于：2016/2/2 一种基于FPGA的航空总线容错机制设计 航天应用中，单粒子翻转引发SRAM型FPGA的错误最多，而EDAC设计在纠错模块中有着广泛的应用。将依据扩展海明码设计的[40，32]EDAC模块嵌入到ARINC 659的双口数据DPRAM和指令SRAM中，提高了总线控制器的容错处理能力。 发表于：2016/2/2 台积电16nm制程获赛灵思FPGA大单 赛灵思（Xilinx）昨（1）日宣布，旗下采用台积电最新16纳米制程的最新可编程逻辑芯片（FPGA）VirtexUltraScale+正式出货首家客户采用，并将元件或主机板出货给超过60家客户。赛灵思是继续苹果和海思之后，又一半导体元件大厂加入台积电16纳米制程阵营，为台积电首季业绩添助力。 发表于：2016/2/2 Xilinx发货业界首批高端FinFET FPGA 16nm Virtex UltraScale+器件 赛灵思公司今天宣布其 Virtex® UltraScale+™ FPGA面向首批客户开始发货，这是业界首款采用台积公司(TSMC)16FF+工艺制造的高端FinFET FPGA。赛灵思在UltraScale+产品系列与设计工具上一直与100多家客户积极接触，目前已向其中60多家客户发货器件和/或开发板。 Virtex UltraScale+器件加上Zynq® UltraScale+ MPSoC和Kintex® UltraScale+ FPGA展示了赛灵思16nm产品组合三大系列已经悉数登场。 发表于：2016/2/1 信道化接收机的结构优化和实现 为了减少信道化接收机的资源消耗，对低通滤波器组实现信道化接收机的结构进行了研究。在前人将HB滤波器和FIR滤波器设计为多通道并采用时分复用方法的基础上，将NCO和CIC滤波器也做了同样处理，并在FPGA上分别实现了优化前后的两种结构，通过硬件资源消耗情况的对比，验证了此方法的有效性。在输入数据为单一频率正弦波的情况下，将信道化的结果导入Matlab进行分析，验证了此方法的正确性。 发表于：2016/1/29 基于编译选项的Linux内核交互式图解软件设计* Linux内核庞大并且可定制性非常高，而且目前市场上并没有学习内核的指导软件。针对Linux内核学习难、配置难等问题，对Linux内核模块进行了重新的逻辑划分，提出了“虚目录”的概念，并在此基础上，围绕Linux内核的编译选项设计并开发了一款学习指导软件。该软件为一套内核编译配置的辅助工具，虚目录的划分清晰地展示了内核功能模块的逻辑划分，展开虚目录后，会显示与此虚目录功能配置相关的所有编译配置选项，使用户了解到该目录项的功能是通过哪些编译选项来配置的。编译配置选项之间存在着编译依赖关系，本软件可以从源码的层次（如函数调用、变量引用等）来解释编译依赖关系的具体实现。 发表于：2016/1/29 基于CASA和谱减法的清音分离改进算法 现有的基于计算听觉场景分析（CASA）的单通道语音盲信号分离算法大多集中在对浊音分离的研究，对清音分离的研究甚少。针对清音分离的问题，对传统的基于CASA和谱减法的清音分离算法进行改进，改进算法通过估计语音onset/offset判别出可能存在清音的时频块，并利用相邻时频单元能量具有连续性的原理，对相应的时频块中每一时频单元分别进行噪声能量估计，使噪声能量估计更加精准。仿真实验结果表明，改进算法比传统算法运算量更小，对清音分离的有效性更高。 发表于：2016/1/28 智能车路径识别与控制性能提高方法研究及实现 为提高智能车路径识别的准确性、实时性和鲁棒性，采用“图像采集—图像处理”交叉执行的方式，同时在图像处理阶段采用跟踪边缘检测算法，并将模糊控制算法和PID算法进行整合。整体实验结果表明，智能车的速度提高了33.3%，准确率提高了35.7%。本研究中的智能车系统可发展应用于现代汽车的辅助驾驶系统，提高智能交通的安全性。 发表于：2016/1/26 基于多核DSP互联架构的SAR处理研究与设计 提出了一种基于多核DSP互联架构的SAR成像处理方案。首先，介绍了一种基于方位子块插值的PFA实时成像算法。其次，研究了TI多核DSP TMS320C6678的处理性能，介绍了一种典型的RapidIO互联架构，并进一步提出基于该架构的SAR成像处理方案。最后，通过给出SAR成像结果并对比传统解决方案，证明了该处理方案的有效性和先进性。 发表于：2016/1/21 核高基项目首颗高性能FPGA芯片面世 “两千万门级，集成6.5G bps高速Serdes、硬核PCIe以及DDR3/2控制器和PHY，CME-C1在关键技术指标上达到了国内领先，可实现对同行竞争对手中端FPGA 芯片的部分替代，有效填补国产FPGA的市场空白。”核高基国家科技重大专项FPGA研发及产业化应用课题负责人、京微雅格市场副总裁王海力激动地说。 发表于：2016/1/21 <…174175176177178179180181182183…>
