头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 基于AES的可重构加密系统的FPGA设计 针对传统软件加密方法在速度和资源消耗上的不足，提出了基于AES高级加密标准的硬件设计方案。采用了目前流行的EDA技术，在FPGA芯片上实现一种可重构的加密系统，利用硬件描述语言实现加密算法中的移位、S盒置换函数、线性反馈移位寄存器等功能，设计输入、模型综合、布局布线、功能仿真都在Altera公司的Quartus II开发平台中完成，产生的下载文件通过Cyclone系列的FPGA芯片进行测试。实验结果表明，该系统具有独特的物理安全性和高速性。 发表于：2015/11/2 莱迪思半导体与Leopard Imaging携手推出适用于工业应用的USB 3.0摄像头 适用于工业应用的全新USB 3.0摄像头模块采用莱迪思的MachXO3™ FPGA和USB 3.0传感器桥接参考设计 MachXO3 FPGA可提供高达900 Mbps的I/O速率，可将高质量视频图像按照任何所需的格式进行转换，无需牺牲视频系统的整体性能 发表于：2015/10/31 当自动驾驶汽车遇上道德抉择 该文锁定一个棘手的问题：“当遭遇无可避免的事故，自动驾驶汽车的反应该如何被编程？自动驾驶车辆是否该将人命的损失减到最小，甚至意味着得牺牲车上乘员？或者是它应该要不计代价保护所有的乘客？它该在这两个极端中随机做选择吗？” 发表于：2015/10/29 基于压缩感知的低能耗图像传感器节点研究 在无线多媒体传感器网络中，多媒体传感器节点的能耗问题是限制其应用和发展的重要因素。从图像编码复杂度和编码压缩率方面对节点的能耗进行分析，研究基于压缩感知（CS）的图像编码理论和节点的能耗模型。然后结合能耗模型，通过实验仿真分析DCT-CS图像编码方案和JEPG图像编码方案的图像编码和传输总能耗。实验结果表明，相比于JPEG方案，DCT-CS方案能够降低节点的总能耗。最后，在STM32F103和CC2530硬件平台上完成基于DCT-CS编码的图像传感器节点软、硬件设计，以达到降低节点能耗的目的。 发表于：2015/10/20 基于FPGA同步时钟测量系统的研究及实现 为精确地测量煤矿探水雷达的发射机与接收机之间同步时钟信号的时间差，设计和实现了基于FPGA的高精度同步时钟信号时间差测量系统。提出了一种利用脉冲计数法和量化延时法相结合的精密测量新方法，最高分辨率为200 ps。测试和实验结果表明，该系统能够精确地测量同步时钟信号的时间差，并能让时间差在LCD上显示，进行存储和在上位机上绘制曲线，该系统对同步时钟信号的时间差进行矫正起了很大的作用，已经用于煤矿探水雷达同步时钟信号的测量中。 发表于：2015/10/20 4模集合余数系统比例变换 数值缩放(scaling)和奇偶检测等的高效VLSI实现已经成为剩余数系统(RNS)研究的瓶颈问题。该文基于4模集合{2n，22n+1，2n+1，2n-1}，在新中国余数定理的基础上，提出了该模集合优化的2n比例变换优化算法，并基于VLSI实现其硬件结构。分析结果表明,该2n比例变换的VLSI实现具有更好的面积和功耗特性。 发表于：2015/10/20 Altera与Intrinsic-ID合作，开发世界上最安全的高端FPGA 2015年10月13号，北京——Altera公司(NASDAQ: ALTR)和Intrinsic-ID公司——物理不可克隆功能(“PUF”)技术的领先供应商，宣布双方在Altera Stratix® 10 FPGA和SoC高级安全解决方案集成上展开合作。基于PUF的密钥存储是目前很多国防和基础设施应用的新需求，要求安全的捆绑软件和硬件功能，防止系统被克隆。Intrinsic-ID的PUF技术集成在Stratix 10 FPGA和SoC中，极大的增强了器件的安全特性，满足了系统中使用的所有元器件日益增长的安全需求。 发表于：2015/10/19 视频阵列处理器数据加载电路的设计与实现 随着多种视频编解码标准和视频算法的提出，视频处理器高效性和灵活性显得更为重要。针对视频阵列处理器中数据加载速率与阵列处理单元处理不匹配的问题，通过对视频编解码标准算法的分析，深度挖掘数据访存冗余和传输的特点，在可编程可重构体系结构下，设计了支持灌入和Cache两种工作模式的数据加载电路，并进行了功能仿真和FPGA验证。结果表明，该电路能够满足1 080P视频处理对数据加载的要求，采用Desgin Compiler在SMIC 0.13 ?滋m CMOS工艺标准单元库下综合，频率可达197 MHz。 发表于：2015/10/19 基于FPGA的C/S模式网络硬盘设计与实现 针对目前多数B/S(Browser/Server，浏览器/服务器)模式网络硬盘存在的安全性问题以及文件格式和文件大小受限等问题，提出并实现了一种基于FPGA的C/S（Client/Server，客户端/服务器)模式网络硬盘，分别在用户层、内核层对NFS(Network File System,网络文件系统）服务器、FAT32文件系统进行了设计及改进，并在硬件层设计了硬盘控制器IP核及其所需的驱动程序，最后通过Petalinux操作系统移植到Microblaze中，利用软硬件协同设计的方式在XUPV5_LX110T开发板上验证通过。验证结果表明，该网络硬盘可实现远程文件在线访问及其他基本操作，并且对文件格式、单个文件大小无限制。 发表于：2015/10/15 基于FPGA的数字卷积加减速算法的设计与实现 为了减小计算量，引入了数字卷积采用FPGA硬件编程的方式实现加减速控制算法，提高了算法的稳定性和运算速度；为了减小速度误差和位置误差，在不同情况下采用相应的补偿算法来实现对定点数运算过程中的余数处理；针对数字卷积运算之前产生的余数，在速度序列的末尾添加速度补偿序列来消除余数误差；对于数字卷积运算过程中产生的余数，采用余数累加的方式来减小余数误差。 发表于：2015/10/15 <…181182183184185186187188189190…>
