头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 基于优化DA算法滤波器的设计及其FPGA实现 由于传统MAC方法在设计数字滤波器时频繁使用乘法器，导致整个系统运行速率下降，而一般DA算法在设计高阶滤波器时存在查找表规模过大以至于难以实现的问题。提出一种优化的DA算法来克服这一缺陷，为此设计了一个18阶的线性相位结构的FIR低通滤波器，并用Verilog HDL语言在FPGA上实现，在第三方仿真平台Modelsim工具上仿真。仿真结果与MATLAB计算的理论值进行对比，验证了此优化算法的正确性。 发表于：2015/8/4 自适应压缩感知的语音压缩重构算法研究 根据传统语音信号的处理过程和语音信号的特征，提出了利用自适应冗余字典KSVD算法、自适应观测矩阵和SAMP重构算法的压缩重构方法，通过仿真分析，并与普通压缩感知对比平均帧重构信噪比、相对误差，验证了压缩感知自适应算法的优越性。 发表于：2015/8/3 基于PCIe总线的多路实时传输系统设计 针对多路图像数据的传输及处理带宽需求，使用Virtex-6 FPGA设计实现了基于PCIe总线的多路实时传输系统。该系统主要包括仲裁控制多设备对DDR3的访问，采用PCIe Bus Master DMA方式实现与PC之间的高速传输，以及对全双工传输过程中存在的拥堵问题进行优化。实验结果表明，该实时传输系统最高的传输速率可以达到单工写1 632 MB/s，读1 557 MB/s，全双工写1 478 MB/s，读1 439 MB/s，并且性能稳定，完全满足多路图像采集后的高速传输处理需求。 发表于：2015/8/2 基于FPGA的高频视觉刺激控制器的设计 研究稳态视觉诱发电位需要视觉刺激器生成高频刺激信号。而传统的刺激器在产生高频图像刺激时的准确性和同步性极差，并且使用不便、刺激模式单一。鉴于此，设计了一个高频视觉刺激控制器，以FPGA为控制器并采用硬件描述语言Verilog HDL设计程序，实现图像刺激的生成。实验结果显示，设计的视觉刺激控制器具备时间精度高、准确性高和同步性好的优点，能有效地生成高频刺激信号。 发表于：2015/8/1 TI发布32位ADC实现同类产品中最佳性能和特性 并具备两者兼具的设计 2015年7月28日，北京讯 日前，德州仪器 (TI) 推出了一对32位增量-累加模数转换器 (ADC)，这两款器件将高分辨率、低噪声和集成故障检测组合在一起，这成功解决了过去在器件评估和选型时，所需的性能和特性无法兼得的问题。此外，ADS1262和ADS1263具备高集成度且传感器即时可用，还免除了那些会增加系统成本、降低噪声和漂移性能的外部组件。 发表于：2015/7/29 美高森美推出汽车等级SoC FPGA和FPGA器件 致力于在电源、安全、可靠和性能方面提供差异化半导体技术方案的领先供应商美高森美公司(Microsemi Corporation，纽约纳斯达克交易所代号：MSCC) 宣布提供全新汽车等级现场可编程门阵列(FPGA)和系统级芯片(SoC) FPGA器件。基于闪存的下一代低功率 FPGA和ARM® Cortex®-M3使能SoC FPGA器件已经获得AEC-Q100等级2认证，这是概述电子元器件标准以期确保最终系统可满足汽车可靠性水平要求的行业标准规范。新的汽车等级合格 SmartFusion®2和 IGLOO®2 器件是提供对于汽车应用至关重要的先进安全性和高可靠性的业界唯一器件。 发表于：2015/7/29 Altera荣获年度EE Times/EDN ACE奖 2015年7月28号，北京——在2015年7月21号加州圣克拉克举行的嵌入式系统大会的EE Times和EDN 2015 UBM Canon电子行业年度创造奖(ACE，Annual Creativity in Electronics)颁奖典礼上，Altera公司(Nasdaq: ALTR)优秀的参考设计获得了ACE一等奖。Altera由于其工业4.0应用的单芯片、支持云计算的可编程逻辑控制器(PLC)参考设计而获得最优产品：参考设计类这一最高荣誉。ACE奖最优产品类表彰2014年度面市的前沿技术。 发表于：2015/7/29 Xilinx 宣布Vivado设计套件开始支持16nm UltraScale+产品早期试用 2015年7月24日，中国北京 - All Programmable 技术和器件的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布，Vivado®设计套件开始支持包括Zynq® UltraScale+和Kintex® UltraScale+器件在内的16nm UltraScale™+产品组合的早期试用。该Vivado早期试用版工具已与UltraScale+ ASIC级可编程逻辑进行了协同优化，能够充分发挥量产级UltraScale+器件的优势，进而利用整个目录中的SmartCORE™和 LogiCORE™ IP。 发表于：2015/7/28 基于电磁波反射的协作SR-ARQ协议发送端延时分析 分集技术可以有效地提高无线通信系统的抗衰落性能，提出了一种基于反射的协作分集有限状态Markov模型，解决使用中继带来的大量消耗资源的问题，给出了选择式合并和最大比值合并的合并下的延时分析，并对最大比值合并方式进行仿真。 发表于：2015/7/27 一种数字陀螺中Σ-Δ DAC的数字调制器设计和验证 采用单环级联分布式前馈结构(CIFF)设计并实现了一款三阶四比特量化的Σ-Δ数字调制器。噪声传递函数通过局部反馈技术进行了零点优化，并且对各系数进行CSD(Canonical Signed Digit)编码优化。系统建模仿真结果得到SNDR为120.3 dB，有效位数(ENOB)为19.7位。针对多位量化适配问题，采用数据加权平均(DWA)算法对误差进行噪声整形，以减小失配引起的非线性误差。利用增加单元DAC的方法，对DWA算法进行改进，解决了其在直流或低频周期信号下会产生杂波的问题，并对其进行系统建模与仿真。最后利用FPGA验证了IDWA-DAC系统模型的正确性，这种结构能够有效提高动态范围，满足设计要求。 发表于：2015/7/27 <…190191192193194195196197198199…>
