头条 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新资讯 PDN设计和FPGA收发器性能 在很多PDN 设计中，创新的开关稳压器相对于线性稳压器有很大的优势。而且，FPGA收发器技术不断发展，在FPGA 中实现稳压器，从而不再需要使用外部稳压器。本文档在以下方面为稳压器选择和实现提供指南： 1线性稳压器和开关稳压器比较; 2 FPGA 电源隔离指南; 3推荐的单片封装解决方案; 4 PDN 性能实例. 发表于：2011/4/14 采用Arria V 和Cyclone V FPGA 解决复杂的数字信号处理问题 本文档主要介绍Altera 新的Arria ® V 和Cyclone ® V FPGA 精度可调数字信号处理 (DSP) 体系结构的优点。利用Altera 的精度可调DSP 模块，设计人员可以在每个模块 的基础上调整精度，从而节省了资源和功耗，同时提高了性能。 发表于：2011/4/13 FPGA的功耗概念与低功耗设计研究 芯片对功耗的苛刻要求源于产品对功耗的要求。集成电路的迅速发展以及人们对消费类电子产品——特别是便携式（移动）电子产品——的需求日新月异，使得设计者对电池供电的系统已不能只考虑优化速度和面积，而必须注意越来越重要的第三个方面——功耗，这样才能延长电池的寿命和电子产品的运行时间。很多设计抉择可以影响系统的功耗，包括从器件选择到基于使用频率的状态机值的选择等。 发表于：2011/4/12 在FPGA中实现PCI Express桥接解决方案 如其前一代产品外设互联标准（Peripheral Component Interconnect，PCI）那样，PCI Express正在成为普遍使用的系统接口。与PCI不同的是，PCI Express采用了串行器/解串器（SERDES）接口为用户提供了未来应用所需的可拓展性。随着系统带宽的提高，更多的应用开始使用基于SERDES的接口，如PCI Express。过去，通常使用ASIC或ASSP来实现下一代接口解决方案。ASIC和ASSP因其提供了低成本、低功耗的设计解决方案而被广泛采用。然而，现在一些新的FPGA系列为设计师们提供了更具吸引力的选择。 发表于：2011/4/12 采用CPLD/FPGA的VHDL语言电路优化原理设计 优化设计是可编成逻辑设计的精华所在，如何节省所占用的面积、如何提高设计的性能是可编成逻辑设计的核心，这两点往往也成为一个设计甚至项目成败的关键因素。下面结合超声探伤数据采集卡设计过程中，并基于Altera公司的EPM7192 CPLD芯片的编程经历来论述VHDL电路的优化方法。 发表于：2011/4/12 DS/FH混合扩频接收机解扩及同步技术FPGA实现 本文主要讨论一种基于编码扩频的DS/FH混合扩频接收机解扩及同步过程的实现结构，采用ALTERA公司的APEX20K200RC240-1器件及其开发平台Quartus II实现混合扩频接收机的核心--解扩及同步模块。 发表于：2011/4/12 基于FPGA和USB 2.0的高速CCD声光信号采集系统 系统采用现场FPGA作为硬件设计核心，使用Veritog语言。进行硬件描述，使系统更灵活，可在线编程，便于扩展和升级。这里的CCD驱动时序采用状态机与分频相结合的新方法，实际测试驱动波形稳定且没有毛刺，CCD输出信号质量高。USB应用于Slave FIFO高速传输模式，满足了高速CCD声光信号采集的要求，具有实时性、高速、稳定、可靠等特点。 发表于：2011/4/12 一种基于FPGA的PXA270外设时序转换接口设计 本设计解决ARCNET协议专用器件应用于列车通信网络中的时序匹配问题，实现了PXA270处理器与COM20020的时序转换。此外，对扩展其他总线访问类型提供了参考框架，可通过修改CommandGenerator中COM20020时序，实现不同外设总线访问类型的扩展；修改 AutoAccessDataNun-sOnce中的ACCESSTYPE，可配置批数据操作的数据种类。 发表于：2011/4/12 VGA图像控制器的CPLD/FPGA设计与实现 利用可编程器件CPLD/FPGA实现VGA彩色显示控制器在工业现场中有许多实际应用。以硬件描述语言VHDL对可编程器件进行功能模块设计、仿真综合，可实现VGA显示控制器显示各种图形、图像、文字，并实现了动画效果。 发表于：2011/4/12 基于FPGA的IRIG-B编码器的设计 利用FPGA和M12T授时型GPS内核构成的IRIG-B编码模块采用M12T的100 pps信号触发IRIG-B编码器，使得编码输出的每个码元上升沿均与GPS模块严格一致，每个码元间隔严格相等，而且每个码元的上升沿均可作为同步参考点。利用FPGA的并发处理能力，使得系统实时性好。本文介绍的基于查找表的B码编码方法和通过查找表的数字调制方法具有占用资源小，设计简单，调制输出高次谐波小，信号边沿稳定等特点。 发表于：2011/4/12 <…413414415416417418419420421422…>
