基于智能层次化设计流程的RISC-V高性能CPU Core的后端实现
电子技术应用
郭广亮1，葛巧婕2，李彪2
1.上海达摩科技有限公司；2.上海楷登电子科技有限公司
摘要： 随着AI应用场景的多元化，市场的发展逐渐成熟，对于高算力处理器芯片的需求日趋紧迫，而千万门级的大规模CPU Core通常面临着设计周期长、高频实现难度大等痛点。为此，通过引入Cadence公司提出的新流程方法学——智能层次化设计流程（Smart Hierarchy Flow），从设计端和实现端都进行了相应的改进创新，将设计层次化切分，并行操作，相比于展平化设计流程（Flatten Flow）极大地缩短模块设计过程中软件的运行时间，且可实现自动化规划切分子模块（Auto Partition Generator）的功能。相比于传统层次化设计流程（Traditional Hierarchy Flow）又表现出高质量的接口时序约束和人力成本的节约，为加快芯片上市提供了强大的推动力。……
中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.260806
中文引用格式： 郭广亮，葛巧婕，李彪. 基于智能层次化设计流程的RISC-V高性能CPU Core的后端实现[J]. 电子技术应用，2026，52(8)：63-66.
英文引用格式： Guo Guangliang，Ge Qiaojie，Li Biao. Backend implementation of high-performance RISC-V CPU core based on smart hierarchy flow[J]. Application of Electronic Technique，2026，52(8)：63-66.
中文引用格式： 郭广亮，葛巧婕，李彪. 基于智能层次化设计流程的RISC-V高性能CPU Core的后端实现[J]. 电子技术应用，2026，52(8)：63-66.
英文引用格式： Guo Guangliang，Ge Qiaojie，Li Biao. Backend implementation of high-performance RISC-V CPU core based on smart hierarchy flow[J]. Application of Electronic Technique，2026，52(8)：63-66.
Backend implementation of high-performance RISC-V CPU core based on smart hierarchy flow
Guo Guangliang1，Ge Qiaojie2，Li Biao2
1.Shanghai Damo Technology Limited Co.；2.Shanghai Cadence Technology Limited Co.
Abstract： With the diversification of AI application scenarios and the gradual maturity of the market, the demand for high computing power processor chips is becoming increasingly urgent. However, large-scale CPU cores with tens of millions of gates usually face pain points such as long design cycles and difficult high-frequency implementation. To this end, by introducing Cadence's new process methodology-smart hierarchy flow, corresponding improvements and innovations have been made from both the design and implementation ends. The design hierarchy is divided and operated in parallel, which greatly shortens the software running time in the module design process compared to flatten flow, and can achieve the function of automatically planning and cutting sub modules (Auto Partition Generator). Compared to traditional hierarchical flow, it demonstrates high-quality interface timing constraints and labor cost savings, providing a strong driving force for accelerating chip market launch.
Key words : RISC-V；smart hierarchy flow；auto partition generator
引言
面对当今处理器芯片市场的激烈竞争，只有以高研发效率、高质量产品，才能争得一席之地。选择RISC-V架构的优点在于其高性能的设计，及其灵活兼容的产品生态。本文选用RISC-V 架构的CPU Core作为高频实现模块，采用先进工艺制程，实现了既定的目标频率。初期评估阶段, CPU Core逻辑综合之后便有近900万的标准单元，采用展平化设计流程（Flatten Flow）会面临迭代周期长的缺点；采用传统层次化设计流程（Traditional Hierarchy Flow）会面临高速接口时序难收敛的缺点。面对高性能的设计目标，如何在短时间内评估出后端的可实现性，得到稳定的解决方案对于后端工程师来说是一个巨大的挑战。
本文所介绍的设计采用了Cadence 公司所提出的针对高性能芯片设计的数字化EDA 工具全流程解决方案，特别采用了智能层次化设计流程（Smart Hierarchy Flow）来实现快速迭代，推进大规模、高频数字模块的时序快速收敛工作。
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作者信息：
郭广亮1，葛巧婕2，李彪2
（1.上海达摩科技有限公司，上海 200000；
2.上海楷登电子科技有限公司，上海 200000）
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